Следуйте инструкциям для вызова HDL Workflow Advisor in MATLAB®. Смотрите Начало работы с HDL Workflow Advisor (HDL Coder).
Примечание
У вас должна быть лицензия HDL Coder™, чтобы сгенерировать HDL-код с помощью HDL Workflow Advisor.
Под Select Code Generation Target убедитесь, что Workflow установлен в Generic ASIC/FPGA.
Под HDL Verification выберите Verify with FPGA-in-the-Loop.
Generate FPGA-in-the-Loop test bench: Выберите эту опцию, чтобы сгенерировать испытательный стенд для симуляции с FPGA в цикле.
Log outputs for comparison plots: Этот дополнительный выбор позволяет вам регистрировать и построить выходные параметры функции исходного проекта и FPGA.
Board Name: Выберите одну из макетных плат FPGA. Если вы еще не загрузили пакет поддержки плат FPGA HDL Verifier™, выберите Get more boards. Затем возвратитесь к этому шагу после того, как вы загрузите пакет поддержки плат FPGA.
FPGA-in-the-Loop Connection: метод связи симуляции FIL. Опции в выпадающем меню обновляются в зависимости от методов связи, поддержанных для требуемой платы, которую вы выбрали. Если требуемая плата и HDL Verifier поддерживают связь, можно выбрать Ethernet, JTAG, или PCI Express.
Board IP Address и Board MAC Address:
Когда вы выбираете соединение Ethernet, можно настроить IP платы и Мак адреса при необходимости.
| Опция | Инструкции |
|---|---|
| Board IP address | Используйте эту опцию для установки IP-адреса платы, если это не IP-адрес по умолчанию (192.168.0.2). Если IP-адрес платы по умолчанию (192.168.0.2) используется другим устройством, или вы нуждаетесь в различной подсети, изменяете IP-адрес Совета согласно следующим инструкциям:
|
| Board MAC address | При большинстве обстоятельств вы не должны изменять Мак адрес платы. Если вы соединяете больше чем одну макетную плату FPGA с одним хостом - компьютером, изменяете Мак адрес платы для каких-либо дополнительных плат так, чтобы каждый адрес был уникален. У вас должен быть отдельный NIC для каждой платы. Чтобы изменить Мак адрес Совета, щелкните в поле Board MAC address. Задайте адрес, который отличается с той принадлежности на любое другое устройство, присоединенное к вашему компьютеру. Чтобы получить Мак адрес Совета для определенной макетной платы FPGA, обратитесь к метке, присоединенной к плате, или консультируйтесь с документацией по продукту. |
Additional files
Введите имена любых дополнительных исходных файлов для DUT. Если у вас есть больше чем один дополнительный исходный файл, используйте кнопку ..., чтобы добавить больше.
FPGA-in-the-Loop Test Bench Simulation Settings:
Если вы хотите, чтобы HDL Workflow Advisor открыл симуляцию FIL, установите флажок для Simulate generated FPGA-in-the-Loop test bench.
FIL по Ethernet
FIL по JTAG
FIL по PCI Express
Если вы еще не запустили предыдущие шаги, щелкните правой кнопкой по Verify with FPGA-in-the-Loop и выберите Run to Selected Task. В противном случае нажмите Run.
Этот шаг генерирует пользовательский hdlverifier.FILSimulation Система object™, который обеспечивает интерфейс к вашему проекту, работающему на плате FPGA, и генерирует испытательный стенд, который использует этот объект соединиться с платой FPGA.
Если вы выбрали Simulate generated FPGA-in-the-Loop test bench, этот шаг загружает файл программирования FPGA на FPGA и запускает автоматически сгенерированный испытательный стенд с FPGA в цикле.
Если бы вы не выбрали Simulate generated FPGA-in-the-Loop test bench, необходимо загрузить файл программирования FPGA вручную, с помощью любого индивидуально настраиваемое toplevel_programFPGAprogramFPGA метод сгенерированного объекта. Напоминание: если вы еще не выполнили Ведомую Настройку оборудования или Настроенные Программные инструменты Проекта FPGA, сделайте так теперь прежде, чем загрузить файлы программирования.
Сгенерированный toplevel_programFPGA
./toplevel_fil/toplevel_programFPGA
programFPGA объектная функция:
MYFIL.programFPGA
Чтобы запустить ваш проект на плате FPGA, запустите сгенерированный испытательный стенд или используйте сгенерированный объект в вашем собственном коде MATLAB. Первый вызов объекта устанавливает связь с платой FPGA.
