Откройте модель fractionalClockDivider_w_DSM. Модель состоит из Импульсного Генератора и блока Fractional Clock Divider with Accumulator.
open_system('fractionalClockDivider_w_DSM.slx')
Периодом входящего импульса в clk в порте является 4e-7 s. Так, входящий сигнал имеет частоту 2.5 МГц. Отделение - значением установлено в 2.5. Делитель часов использует модулятор сигмы дельты второго порядка.
Запустите симуляцию для 1e-4 s. Частотой выходного сигнала является 1.002 МГц.
