Сгенерируйте интерфейс черного квадрата. Сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную записанному HDL-коду.

Генерация интерфейса черного ящика для подсистем похожа на генерацию интерфейса блока Model без сигналов часов.

No HDL

Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако, обработать его как "нет" в HDL-коде.

Автоматическая конвейерная вставка на основе инструмента синтеза, предназначайтесь для частоты и размеров слова множителя. Значением по умолчанию является inherit. См. также AdaptivePipelining (HDL Coder).

Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является inherit. См. также BalanceDelays (HDL Coder).

Вставьте конвейерные регистры на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является inherit. См. также ClockRatePipelining (HDL Coder).

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).

Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является off. См. также DistributedPipelining (HDL Coder).

Синтез приписывает для отображения множителя. Значением по умолчанию является none. См. также DSPStyle (HDL Coder).

Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является inherit. См. также FlattenHierarchy (HDL Coder).

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значением по умолчанию является 0. См. также Разделение ресурсов (HDL Coder).

Количество параллельных информационных каналов или векторы, которые являются временем, мультиплексированным, чтобы преобразовать в последовательные, скалярные информационные каналы. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Передающий потоком (HDL Coder).

Дополнительная цель взаимодействует через интерфейс в виде вектора символов.

Чтобы сохранить это свойство блока на модели, в задаче Set Target Interface рабочего процесса IP Core Generation, соответствуя портам DUT, что вы хотите добавить больше интерфейсов, выбирают Add more.... Можно затем добавить больше интерфейсов в диалоговом окне Add New Target Interfaces. Задайте тип интерфейса, количество дополнительных интерфейсов и уникальное имя для каждого дополнительного интерфейса.

Значения: '' (значение по умолчанию) | массив ячеек из символьных векторов

Пример: '{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'

Режим синхронизации процессора/FPGA в виде вектора символов.

Чтобы сохранить это свойство блока на модели, задайте Processor/FPGA Synchronization в задаче Set Target Interface рабочего процесса IP Core Generation.

Значения: Free running (значение по умолчанию) | Coprocessing - blocking

Пример: 'Free running'

Чтобы сохранить это свойство блока на модели, задайте отображение портов тестовой точки к интерфейсам целевой платформы в задаче Set Target Interface рабочего процесса IP Core Generation.

Значения: '' (значение по умолчанию) | массив ячеек из символьных векторов

Пример: '{{'TestPoint','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока на модели, задайте отображение портов настраиваемого параметра к интерфейсам целевой платформы в задаче Set Target Interface рабочего процесса IP Core Generation.

Значения: '' (значение по умолчанию) | массив ячеек из символьных векторов

Пример: '{{'myParam','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока на модели, задайте, хотите ли вы включить readback на ведомых регистрах записи AXI4 в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation. Чтобы узнать больше, см. Проект Модели для Ведомой Интерфейсной Генерации AXI4 (HDL Coder).

Значения: 'off' (значение по умолчанию) | 'on'

Чтобы сохранить это свойство блока на модели, задайте количество Основных интерфейсов AXI, с которыми вы хотите соединить ядро IP DUT при помощи установки AXI4 Slave ID Width в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation. Чтобы узнать больше, смотрите, Задают Несколько Основных Интерфейсов AXI в Исходных проектах, чтобы получить доступ к Ведомому Интерфейсу DUT AXI4 (HDL Coder).

Значения: 'off' (значение по умолчанию) | 'on'

Чтобы сохранить это свойство блока на модели, задайте количество ведомых портов AXI4, для которых вы хотите, чтобы конвейерный регистр был вставлен при помощи установки AXI4 Slave port to pipeline register ratio в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation. Чтобы узнать больше, см. Проект Модели для Ведомой Интерфейсной Генерации AXI4 (HDL Coder).

Значения: 'off' (значение по умолчанию) | 'on'

Чтобы сохранить это свойство блока на модели, задайте, хотите ли вы отключить генерацию ведомых интерфейсов AXI4 по умолчанию в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation.

Значения: 'on' (значение по умолчанию) | 'off'

Verilog^® или файлы VHDL^® для черных квадратов в вашем проекте. Задайте полный путь к каждому файлу и разделите имена файлов точкой с запятой (;).

Можно установить это свойство в HDL Workflow Advisor в поле Additional source files.

Значения: '' (значение по умолчанию) | вектор символов

Пример: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'

Имя ядра IP в виде вектора символов.

Можно установить это свойство в HDL Workflow Advisor в поле IP core name. Если это свойство установлено в значение по умолчанию, HDL Workflow Advisor создает имя ядра IP на основе имени DUT.

Значения: '' (значение по умолчанию) | вектор символов

Пример: 'my_model_name'

Номер версии ядра IP в виде вектора символов.

Можно установить это свойство в HDL Workflow Advisor в поле IP core version. Если это свойство установлено в значение по умолчанию, HDL Workflow Advisor устанавливает версию ядра IP.

Значения: '' (значение по умолчанию) | вектор символов

Пример: '1.3'

Buffer size Сбора данных FPGA в виде вектора символов. Используйте Сбор данных FPGA, чтобы наблюдать сигналы в проекте при работе FPGA.

Buffer size использует значения, которые являются 128*2^n, где n является целым числом. По умолчанию buffer size 128 (n=0). Максимальное значение n равняется 13, что означает, что максимальное значение для buffer size 1048576 (=128*2^13).

Значения: '' (значение по умолчанию) | вектор символов

Пример: '1.3'