| Proof Assumption | Ограничьте значения сигналов при доказательстве свойств модели |
| Proof Objective | Задайте цели, которым сигналы должны удовлетворить при доказательстве свойств модели |
| Assertion | Проверяйте, является ли сигнал нулем |
| Detector | Обнаружьте истинную длительность на входе и создайте выход истинная длительность на основе выходного типа |
| Extender | Расширьте истинную длительность входа |
| Implies | Задайте условие, которое производит определенный ответ |
| Within Implies | Проверьте, что ответ происходит в желаемой длительности |
| Verification Subsystem | Задайте доказательство или цели тестирования, не влияя на результаты симуляции или сгенерированный код |
sldv.assume | Предположение доказательства функционирует для диаграмм Stateflow и блоков MATLAB function |
sldv.prove | Функция цели доказательства для диаграмм Stateflow и блоков MATLAB function |
sldvextract | Извлеките подсистему или содержимое субдиаграммы в новую модель для анализа |
sldvoptions | Создайте объект опций верификации проекта |
sldvrun | Модель Analyze |
sldvreport | Сгенерируйте отчет Simulink Design Verifier |
Краткий обзор доказательства свойств.
Рабочий процесс для доказательства свойств модели
Обрисовывает в общих чертах процесс для доказательства свойств вашей модели.
Обеспечивает пример, который обходит вас посредством процесса доказательства свойств модели.
Докажите свойства уровня системы Используя модель верификации
Пример, который использует модель верификации, чтобы доказать свойства уровня системы.
Докажите свойства в подсистеме
Объясняет, как доказать свойства в подсистеме.
Отладьте нарушения доказательства свойства при помощи ножа модели
Отладьте свойство, доказывающее Нож Модели использования нарушений
Спроектируйте и проверьте свойства в модели
Можно использовать Simulink® Design Verifier™, чтобы смоделировать конструктивные требования как свойства и затем доказать свойства в модели.
Ограничительные значения параметра
Обзор настройки параметра для анализа Simulink® Design Verifier™.
Библиотека блоков Simulink Design Verifier включает подбиблиотеку Example Properties.
Задайте ограничительные значения для параметров
Пример того, как задать параметры как переменные для анализа.
Задайте ограничительные значения параметра для полного охвата
Пример того, как задать ограничительные значения параметра, чтобы достигнуть полного покрытия модели.
Панель верификатора проекта: доказательство свойства
Задайте опции, которые управляют, как Simulink Design Verifier доказывает свойства для моделей, которые он анализирует.
Панель верификатора проекта: Параметры
Задайте опции, которые управляют, как Simulink Design Verifier использует настройки параметра при анализе моделей.
Рассмотрите результаты анализа
Рассмотрите результаты анализа в окне Simulink Design Verifier Results Summary.
Что такое Модель Спецификации?
Обзор модели спецификации и ее использования в основанной на требованиях верификации.
Изолированная логика верификации с наблюдателями
Описывает поддержку наблюдателя верификатора проекта simulink.
