Функции Coder™ HDL можно использовать для реализации проектов систем связи на FPGA или ASIC. Можно создавать синтезируемый и переносимый код VHDL ® и Verilog ®, а также создавать тестовые стенды VHDL и Verilog для быстрого моделирования, тестирования и проверки сгенерированного кода. Можно создать код из проектов Simulink или MATLAB. Эта поддержка включает в себя исправление и обнаружение ошибок, модуляцию, фильтры, математические и сигнальные операции и другие алгоритмы, оптимизированные для использования ресурсов и производительности, такие как блок NCO HDL Optimized. Базовый пример создания кода HDL см. в разделе Программируемый фильтр FIR для FPGA.
Для отладки проектов в Simulink или MATLAB используйте средство просмотра формы сигнала Logic Analyzer.
Поиск блоков, поддерживающих создание кода HDL
Фильтр для блоков, поддерживающих создание кода HDL в браузере библиотеки Simulink и в документации.
Проектирование беспроводной связи для FPGA и ASIC
Разработка алгоритмов беспроводной связи для аппаратного обеспечения с использованием беспроводных блоков HDL Toolbox™.
| Логический анализатор | Визуализация, измерение и анализ переходов и состояний во времени |
