.
HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.
Код HDL для блока выборки и удержания генерируется как триггерная подсистема. Аналогичные ограничения применяются к обоим блокам. См. Использование инициированных подсистем для генерации кода HDL (кодер HDL).
Передовые практикиПри использовании блока Sample and Hold в моделях, предназначенных для генерации кода HDL, необходимо учитывать следующее:
Чтобы результаты синтеза соответствовали результатам Simulink ®, включите порт триггера с зарегистрированной логикой (с синхронным синхросигналом) на FPGA.
Рекомендуется применять единичную задержку к выходному сигналу. Это предотвращает вставку генератором кода дополнительных байпасных регистров в код HDL.
Использование запускаемых подсистем, таких как блок Sample и Hold, может повлиять на результаты синтеза следующими способами:
В некоторых случаях тактовая частота системы может снизиться на небольшой процент.
Созданный код использует больше ресурсов, масштабируя количество запускаемых экземпляров подсистемы.
ОграниченияБлок «Образец» и «Удержание» должен удовлетворять следующим условиям:
DUT (т.е. подсистема верхнего уровня, для которой генерируется код) не должна быть блоком Sample and Hold.
Сигнал запуска должен быть скаляром.
Тип данных триггерного сигнала должен быть: boolean или ufix1.
Выходные данные блока Sample и Hold должны иметь начальное значение 0.
Входной, выходной и триггерный сигнал блока выборки и удержания должен работать с одинаковой скоростью. Если один из входных или триггерных сигналов является выходом блока построителя сигналов, см. раздел Использование блока построителя сигналов (кодера HDL) для сопоставления скоростей.
). Затем блок удерживает выходной сигнал с полученным входным значением до тех пор, пока не произойдет следующее запускающее событие.