По модулю по постоянной оптимизированной ЛПВП

Выполнение операции mod с постоянным знаменателем и создание оптимизированного кода HDL

Библиотека:
Поддержка HDL/математические операции конструктора фиксированных точек

Описание

Блок Modulo by Constant HDL Optimized выполняет операцию по модулю (остаток после деления) с постоянным знаменателем с использованием архитектуры, оптимизированной для HDL, с задержкой «цикл-истина».

Блок Modulo by Constant использует алгоритм, функционально похожий на редуктор Барретта. Операция деления вычисляется посредством умножения на обратное, что обычно приводит к лучшей производительности встроенных систем.

Порты

Вход

развернуть все

`X` - Дивиденды
действительный скаляр

Деление, указанное как действительный скаляр.

Если X является типом данных с фиксированной точкой, необходимо использовать двоичное масштабирование.

`validIn` - Действителен ли ввод
логический скаляр

Является ли ввод допустимым, указывается как логический скаляр. Этот управляющий сигнал указывает, когда данные из входного порта X являются действительными. Когда это значение равно 1 (true), блок захватывает значение на входном порту X. Когда это значение равно 0 (false), блок игнорирует входные выборки.

Типы данных: Boolean

Продукция

развернуть все

`Y` - Результат работы модуля
скаляр

Результат операции модуля, возвращаемый как скаляр.

`validOut` - Действительны ли выходные данные
логический скаляр

Являются ли выходные данные допустимыми, возвращается как логический скаляр. Если значение этого управляющего сигнала равно 1 (true), блок успешно рассчитал выходной сигнал Y. Если это значение равно 0 (false), выходные данные недопустимы.

Типы данных: Boolean

Параметры

развернуть все

`Denominator` - Делитель
10 (по умолчанию) | вещественный скаляр

Делитель, используемый для операции модуля, задается как положительный действительный конечный скаляр.

Программное использование

Параметр блока: Denominator

Текст: символьный вектор

Значения: выражение MATLAB ®, которое вычисляет положительное, вещественное, конечное фиксированное или числовое значение

По умолчанию: '10'

Примеры модели

Implement HDL Optimized Modulo By Constant

Внедрение оптимизированного по модулю HDL по константе

Использование блока Modulo by Constant HDL Optimized.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Представление уклона-смещения не поддерживается для типов данных с фиксированной точкой.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

Ограничения

Представление уклона-смещения не поддерживается для типов данных с фиксированной точкой.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

Представление уклона-смещения не поддерживается для типов данных с фиксированной точкой.

См. также

По модулю по константе

Представлен в R2021a

Документация

По модулю по постоянной оптимизированной ЛПВП

Описание

Порты

Вход

`X` - Дивиденды
действительный скаляр

`validIn` - Действителен ли ввод
логический скаляр

Продукция

`Y` - Результат работы модуля
скаляр

`validOut` - Действительны ли выходные данные
логический скаляр

Параметры

`Denominator` - Делитель
10 (по умолчанию) | вещественный скаляр

Программное использование

Примеры модели

Внедрение оптимизированного по модулю HDL по константе

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация конструктора фиксированных точек

Поддержка

Документация

По модулю по постоянной оптимизированной ЛПВП

Описание

Порты

Вход

X - Дивиденды действительный скаляр

validIn - Действителен ли ввод логический скаляр

Продукция

Y - Результат работы модуля скаляр

validOut - Действительны ли выходные данные логический скаляр

Параметры

Denominator - Делитель 10 (по умолчанию) | вещественный скаляр

Программное использование

Примеры модели

Внедрение оптимизированного по модулю HDL по константе

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация конструктора фиксированных точек

Поддержка

`X` - Дивиденды
действительный скаляр

`validIn` - Действителен ли ввод
логический скаляр

`Y` - Результат работы модуля
скаляр

`validOut` - Действительны ли выходные данные
логический скаляр

`Denominator` - Делитель
10 (по умолчанию) | вещественный скаляр

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.