Код HDL генерируется в VHDL или Verilog. Язык, выбранный для создания кода, называется целевым языком. По умолчанию целевым языком является VHDL. При сохранении настроек VHDL опции диалогового окна «Создание HDL», относящиеся к Verilog, отключены и недоступны для выбора.
Если требуется или требуется создать код Verilog, выберите Verilog для параметра Язык (Language) на панели Цель (Target) диалогового окна Создать HDL (Generate HDL). Этот параметр приводит к тому, что кодер включает параметры, специфичные для Verilog, и отключает параметры, специфичные для VHDL.
Альтернатива командной строки: generatehdl функции с помощью TargetLanguage для установки языка VHDL или Verilog.