Simulink ®, Stateflow ® и Fixed-Point Designer™ - это отдельные инструменты для разработки моделей. Simulink можно использовать без Stateflow или Fixed-Point Designer, но при использовании Stateflow или Fixed-Point Designer требуется Simulink.
Simulink и Stateflow тесно интегрированы и не независимы друг от друга. Нет необходимости в том, чтобы эти инструменты были независимыми, поскольку они используются вместе как часть разработки конструкции оборудования.
Simulink и Fixed-Point Designer тесно интегрированы и не независимы друг от друга. Нет необходимости в том, чтобы эти инструменты были независимыми, поскольку они используются вместе как часть разработки конструкции оборудования.
API Simulink предоставляет интерфейс для извлечения данных из модели для тех инструментов, которые не могут получить прямой доступ к данным в памяти. Например, можно использовать команду MATLAB ®get_param для получения данных из модели или использования set_param для установки параметра в модели.
См. раздел рабочего процесса этого документа «Процесс проектирования оборудования», который включает следующие задачи по использованию Simulink, Stateflow и Fixed-Point Designer:
Концептуальный проект элемента оборудования разработан и соответствует его требованиям.
Полученные потребности отправляются обратно в систему регистрации потребностей или другой соответствующий процесс.
Пропуски и ошибки требований предусмотрены для соответствующего процесса разрешения.
Generator™ отчетов MATLAB и генератор отчетов Simulink представляют собой два отдельных инструмента. Генератор отчетов MATLAB является предпосылкой для генератора отчетов Simulink. Simulink Report Generator предоставляет компоненты для создания отчетов по моделям Simulink и Stateflow и интегрирован с MATLAB Report Generator. Эти компоненты используют API Simulink для считывания данных из модели, загруженной в память. Компоненты не могут записывать или изменять данные в модели. Например, при создании документа Описание конструкции системы (System Design Description) компоненты создания отчета считывают данные только из модели. Описание конструкции системы содержит ссылки отслеживания требований, которые можно вставить в модели с помощью Simulink Requirements™.
См. разделы рабочего процесса этого документа, Процесс проектирования оборудования и Процесс проверки и проверки, которые включают следующие цели для использования MATLAB Report Generator и Simulink Report Generator:
Процесс проектирования оборудования
Концептуальный проект элемента оборудования разработан и соответствует его требованиям.
Полученные потребности отправляются обратно в систему регистрации потребностей или другой соответствующий процесс.
Процесс проверки и проверки
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Прослеживаемость устанавливается между требованиями к аппаратному обеспечению, реализацией и процедурами и результатами проверки.
Можно использовать Simulink Requirements для создания, анализа и управления требованиями в Simulink. Можно создать требования к форматированному тексту с пользовательскими атрибутами и связать эти требования с проектами, кодом и тестами. Можно также импортировать требования из внешних источников. Используйте Simulink Requirements для совместного просмотра требований и проектирования и создания связей с помощью функции перетаскивания. Используйте Simulink Requirements для аннотирования диаграмм с содержимым требований, анализа прослеживаемости требований и навигации между требованиями, конструкциями, созданным кодом и тестами. Можно настроить уведомления для предупреждения об изменении требований.
См. разделы рабочего процесса этого документа, Процесс проектирования оборудования и Процесс проверки и проверки, которые включают следующие цели для использования требований Simulink:
Процесс проектирования оборудования
Определение, определение и документирование требований
Полученные потребности возвращаются в соответствующий процесс.
Пропуски и ошибки требований предусмотрены для соответствующего процесса разрешения.
Концептуальный проект элемента оборудования разработан и соответствует его требованиям.
Полученные потребности отправляются обратно в систему регистрации потребностей.
Процесс проверки и проверки
Производные требования к аппаратным средствам, которые должны быть проверены, являются правильными и полными.
Полученные требования оцениваются на предмет их влияния на безопасность.
Пропуски и ошибки отправляются обратно в соответствующие процессы для разрешения.
Прослеживаемость устанавливается между требованиями к аппаратному обеспечению, реализацией и процедурами и результатами проверки.
Simulink Design Verifier™ - это отдельный инструмент, обладающий следующими возможностями: обнаружение ошибок проектирования, проверка свойств и создание тестовых примеров. Simulink Design Verifier содержит механизмы формального анализа, которые работают с внутренним представлением, полученным из модели Simulink, загруженной в память, но в другой форме. Используя обнаружение ошибок конструкции, можно найти определенные ошибки конструкции в модели, такие как деление на ноль или числовое переполнение. С помощью проверки свойств можно доказать, что пользовательские свойства связаны с пользовательскими допущениями. Механизмы формального анализа являются отдельными и независимыми от Simulink и Stateflow и не включают моделирование модели. Simulink Design Verifier может создавать тестовые примеры на основе модели, которую можно использовать для проверки соответствия исполняемого кода объекта модели. Основой для тестовых примеров может быть комбинация определяемых пользователем ограничений, критериев покрытия для блоков в модели и определяемых пользователем целей тестирования. HDL Coder™ игнорирует блоки ограничений, критерии покрытия и целевые блоки тестирования и, следовательно, не зависят от процесса кодирования. Чтобы проверить код с помощью созданных тестовых примеров, необходимо выполнить тестовые примеры в модели, чтобы получить ожидаемые результаты для кода. Можно получить доступ к полноте тестовых примеров с помощью инструмента покрытия и получить доступ к ожидаемым результатам путем просмотра результатов моделирования.
См. раздел рабочего процесса этого документа Процесс проверки и проверки, который включает следующие цели для использования Simulink Design Verifier:
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Проверки Model Advisor предоставляются в нескольких различных продуктах: Simulink, HDL Coder, Simulink Code Inspector™, Simulink Check™ и Simulink Control Design™. Базовая базовая реализация проверок Model Advisor выполняется через механизм, который использует функции MATLAB и не зависит от Simulink, Stateflow и HDL Coder. Мастер модели использует API Simulink для считывания данных из модели, загруженной в память. Помощник по модели может устранить проблемы, обнаруженные проверками, но необходимо инициировать исправления и повторно сохранить модель. Затем можно повторно запустить проверки для проверки исправлений. Для пользовательских проверок вы обязаны не разрешать этим проверкам изменять модель.
См. раздел рабочего процесса этого документа Процесс проверки и проверки, который включает следующие цели для использования Model Advisor:
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Возможность покрытия обеспечивается в рамках Simulink Coverage™. Модель покрытия измеряет модель перед моделированием, а затем оценивает критерии покрытия по мере выполнения моделирования. Simulink Coverage также может объединять несколько симуляций в комбинированный отчет о покрытии. Можно запустить моделирование с включенным и отключенным покрытием, чтобы убедиться в отсутствии влияния на поведение модели из-за инструментария.
См. разделы рабочего процесса этого документа, Процесс проектирования оборудования и Процесс проверки и проверки, которые включают следующие цели для использования Simulink Coverage:
Процесс проектирования оборудования
Пропуски и ошибки требований предусмотрены для соответствующего процесса разрешения.
Процесс проверки и проверки
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Simulink Test™ - это отдельный инструмент, который можно использовать для выполнения моделирования в пакетной модели и проверки фактических результатов на соответствие ожидаемым результатам. Она также позволяет создавать тестовые примеры вручную или импортировать тестовые примеры в других форматах, таких как электронные таблицы Excel ®. Поскольку тестовые примеры и ожидаемые результаты разрабатываются вручную, они не зависят от модели и кода HDL .
См. раздел рабочего процесса этого документа Процесс проверки и проверки, который включает следующие цели для использования Simulink Test:
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Прослеживаемость устанавливается между требованиями к аппаратному обеспечению, реализацией и процедурами и результатами проверки.
HDL Coder генерирует портативный синтезируемый код VHDL ® и Verilog ® из функций MATLAB, моделей Simulink и диаграмм Stateflow. Сгенерированный код HDL можно использовать для программирования и проектирования программируемых на местах вентильных массивов (FPGA) или прикладных интегральных схем (ASIC).
См. разделы рабочего процесса этого документа, Процесс проектирования оборудования и Процесс проверки и верификации, которые включают следующие цели для использования кодера HDL:
Процесс проектирования оборудования
Детальный проект разработан на основе требований к аппаратным средствам и концептуальных проектных данных.
Производные требования отправляются обратно в концептуальный проект или другой соответствующий процесс.
Пропуски и ошибки требований предусмотрены для соответствующего процесса разрешения.
Процесс проверки и проверки
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.
Прослеживаемость устанавливается между требованиями к аппаратному обеспечению, реализацией и процедурами и результатами проверки.
ЛПВП Verifier™ генерирует стенды для проверки проекта VHDL и Verilog. Для моделирования конструкции можно использовать MATLAB или Simulink, а затем проанализировать ее реакцию с помощью косимуляции HDL или FPGA-in-the-loop с платами Xilinx ® и Altera ® FPGA. Этот подход исключает использование автономных тестовых стендов Verilog или VHDL.
HDL Verifier также генерирует компоненты, которые повторно используют модели MATLAB и Simulink в имитаторах от Cadence ®, Mentor Graphics ® и Synopsys ®. Эти компоненты можно использовать в качестве моделей проверки или в качестве стимулов в более сложных, тестовых средах, таких как те, которые используют универсальную методологию проверки (UVM).
См. разделы рабочего процесса этого документа, Процесс проектирования оборудования и Процесс проверки и верификации, которые включают следующие цели для использования HDL Verifier:
Процесс проектирования оборудования
Пропуски и ошибки требований предусмотрены для соответствующего процесса разрешения.
Процесс проверки и проверки
Предоставляются доказательства того, что реализация аппаратных средств соответствует требованиям.