Уклон

Добавление смещения на вход

развернуть все на странице

Библиотека:
Операции с симуляцией/математикой
Кодер HDL/Операции с плавающей точкой HDL
Кодер HDL/Математические операции

Описание

Блок смещения добавляет смещение или смещение к входному сигналу в соответствии с

Y = U + смещение

где U - вход блока, а Y - выход.

Порты

Вход

развернуть все

`Port_1` - Входной сигнал
скаляр | вектор

Входной сигнал, к которому добавляется смещение для создания выходного сигнала.

Продукция

развернуть все

`Port_1` - Выходной сигнал
скаляр | вектор

Выходной сигнал, полученный в результате добавления смещения к входному сигналу.

Параметры

развернуть все

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

Укажите значение смещения, добавляемого к входному сигналу.

Программное использование

Параметр блока: Bias

Текст: символьный вектор

Значения: вещественные, конечные

По умолчанию: '0.0'

`Saturate on integer overflow` - Выберите поведение при переполнении целых чисел
`off` (по умолчанию) | `on`

Действие Причины принятия этого решения Что происходит при переполнении Пример

Действие	Причины принятия этого решения	Что происходит при переполнении	Пример
Установите этот флажок.	Возможно переполнение модели, и требуется явная защита от насыщения в сгенерированном коде.	Переполнения насыщаются минимальным или максимальным значением, которое может представлять тип данных.	Максимальное значение, `int8` (со знаком, 8-разрядное целое число) может представлять тип данных 127. Любой результат операции блока, превышающий это максимальное значение, вызывает переполнение 8-разрядного целого числа. Если флажок установлен, выходной сигнал блока насыщается на уровне 127. Аналогично, блочный выход насыщается при минимальном выходном значении -128.
Не устанавливайте этот флажок.	Требуется оптимизировать эффективность созданного кода. Необходимо избегать чрезмерного указания того, как блок обрабатывает сигналы вне диапазона. Дополнительные сведения см. в разделе Устранение ошибок диапазона сигналов.	Переполнение до соответствующего значения, представляемого типом данных.	Максимальное значение, `int8` (со знаком, 8-разрядное целое число) может представлять тип данных 127. Любой результат операции блока, превышающий это максимальное значение, вызывает переполнение 8-разрядного целого числа. Если флажок снят, программное обеспечение интерпретирует значение, вызывающее переполнение, как `int8`, что может привести к непреднамеренному результату. Например, результат блока 130 (двоичный 1000 0010), выраженный как `int8`, составляет -126.

Установите этот флажок.

Возможно переполнение модели, и требуется явная защита от насыщения в сгенерированном коде.

Переполнения насыщаются минимальным или максимальным значением, которое может представлять тип данных.

Максимальное значение, int8 (со знаком, 8-разрядное целое число) может представлять тип данных 127. Любой результат операции блока, превышающий это максимальное значение, вызывает переполнение 8-разрядного целого числа. Если флажок установлен, выходной сигнал блока насыщается на уровне 127. Аналогично, блочный выход насыщается при минимальном выходном значении -128.

Не устанавливайте этот флажок.

Требуется оптимизировать эффективность созданного кода.

Необходимо избегать чрезмерного указания того, как блок обрабатывает сигналы вне диапазона. Дополнительные сведения см. в разделе Устранение ошибок диапазона сигналов.

Переполнение до соответствующего значения, представляемого типом данных.

Максимальное значение, int8 (со знаком, 8-разрядное целое число) может представлять тип данных 127. Любой результат операции блока, превышающий это максимальное значение, вызывает переполнение 8-разрядного целого числа. Если флажок снят, программное обеспечение интерпретирует значение, вызывающее переполнение, как int8, что может привести к непреднамеренному результату. Например, результат блока 130 (двоичный 1000 0010), выраженный как int8, составляет -126.

Если этот флажок установлен, насыщение применяется ко всем внутренним операциям блока, а не только к выводу или результату. Обычно процесс генерации кода может обнаруживать, когда переполнение невозможно. В этом случае генератор кода не создает код насыщения.

Программное использование

Параметр блока: DoSatur

Текст: символьный вектор

Значение: 'off' | 'on'

По умолчанию: 'off'

Примеры модели

Exploring the Solver Jacobian Structure of a Model

Изучение якобианской структуры решателя модели

В этом примере показано, как использовать Simulink ® для изучения шаблона разреженности якобиана решателя и связи между шаблоном разреженности якобиана решателя и зависимостью между компонентами физической системы. Используется модель Simulink, моделирующая синхронизацию трех метроном, размещенных на свободном движущемся основании.

Открыть модель

Характеристики блока

Типы данных	`double` \| `fixed point` \| `half` \| `integer` \| `single`
Прямой проход	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулей	`no`

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

Документация

Уклон

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор

Продукция

`Port_1` - Выходной сигнал
скаляр | вектор

Параметры

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

Программное использование

`Saturate on integer overflow` - Выберите поведение при переполнении целых чисел
`off` (по умолчанию) | `on`

Программное использование

Примеры модели

Изучение якобианской структуры решателя модели

Характеристики блока

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК
Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация Simulink

Поддержка

Документация

Уклон

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор

Продукция

Port_1 - Выходной сигнал скаляр | вектор

Параметры

Bias - Смещение для добавления к входному сигналу 0.0 (по умолчанию) | scalar | vector

Программное использование

Saturate on integer overflow - Выберите поведение при переполнении целых чисел off (по умолчанию) | on

Программное использование

Примеры модели

Изучение якобианской структуры решателя модели

Характеристики блока

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор

`Port_1` - Выходной сигнал
скаляр | вектор

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

`Saturate on integer overflow` - Выберите поведение при переполнении целых чисел
`off` (по умолчанию) | `on`

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК
Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.