Обнаружить уменьшение

Обнаружение уменьшения значения сигнала

развернуть все на странице

Библиотека:
Операции Simulink/Logic и Bit
Кодер HDL/логические и битовые операции

Описание

Блок обнаружения уменьшения определяет, является ли ввод строго меньшим, чем его предыдущее значение.

Этот блок поддерживает только дискретное время выборки.

Порты

Вход

развернуть все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Входной сигнал, заданный как скаляр, вектор или матрица.

Продукция

развернуть все

`Port_1` - Выходной сигнал
0 | 1

Выходной сигнал, истина (равен 1), когда входной сигнал меньше своего предыдущего значения; false (равно 0), когда входной сигнал больше или равен его предыдущему значению.

Параметры

развернуть все

`Initial condition` - Исходное условие для предыдущего входа
0 (по умолчанию) | скаляр | вектор

Задайте начальное условие для предыдущего входа U/z.

Программное использование

Параметр блока: vinit

Текст: символьный вектор

Значения: скаляр | вектор

По умолчанию: '0'

`Input processing` - Определение обработки на основе выборки или кадра
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

Укажите, выполняет ли блок обработку на основе выборки или кадра:

Columns as channels (frame based) - Рассматривать каждый столбец ввода как отдельный канал (обработка на основе кадра).
Примечание
Для обработки кадров требуется лицензия DSP System Toolbox™.
Дополнительные сведения см. в разделе Концепции на основе образцов и кадров (панель системных инструментов DSP).
Elements as channels (sample based) - Рассматривать каждый элемент ввода как отдельный канал (обработка на основе выборки).

Используйте обработку ввода, чтобы указать, выполняет ли блок обработку на основе выборки или кадра. Блок принимает сигналы на основе кадра для входа u. Все остальные входные сигналы должны основываться на выборке.

Входной сигнал u	Режим обработки входных данных	Блокировать работы?
Образец на основе	Образец на основе	Да
Рамка на основе	Образец на основе	Нет, создает ошибку
Образец на основе	Рамка на основе	Да
Рамка на основе	Рамка на основе	Да

Дополнительные сведения об этих двух режимах обработки см. в разделе Концепции на основе образцов и кадров (панель системных инструментов DSP).

Программное использование

Параметр блока: InputProcessing

Текст: символьный вектор

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

По умолчанию: 'Elements as channels (sample based)'

`Output data type` - Тип данных вывода
`boolean` (по умолчанию) | `uint8`

Задайте для типа выходных данных значение boolean или uint8.

Программное использование

Параметр блока: OutDataTypeStr

Текст: символьный вектор

Значения: 'boolean' | 'uint8'

По умолчанию: 'boolean'

Примеры модели

Обнаружение уменьшающихся значений сигнала

Определите, является ли входной сигнал строго меньшим, чем его предыдущее значение, с помощью блока обнаружения уменьшения.

Открыть модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямой проход	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулей	`no`

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Созданный код зависит от memcpy или memset функции (string.h) при определенных условиях.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

Создание кода ПЛК
Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Представлен до R2006a

Документация

Обнаружить уменьшение

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Продукция

`Port_1` - Выходной сигнал
0 | 1

Параметры

`Initial condition` - Исходное условие для предыдущего входа
0 (по умолчанию) | скаляр | вектор

Программное использование

`Input processing` - Определение обработки на основе выборки или кадра
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

Программное использование

`Output data type` - Тип данных вывода
`boolean` (по умолчанию) | `uint8`

Программное использование

Примеры модели

Обнаружение уменьшающихся значений сигнала

Характеристики блока

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК
Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация Simulink

Поддержка

Документация

Обнаружить уменьшение

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор | матрица

Продукция

Port_1 - Выходной сигнал 0 | 1

Параметры

Initial condition - Исходное условие для предыдущего входа 0 (по умолчанию) | скаляр | вектор

Программное использование

Input processing - Определение обработки на основе выборки или кадра Elements as channels (sample based) (по умолчанию) | Columns as channels (frame based)

Программное использование

Output data type - Тип данных вывода boolean (по умолчанию) | uint8

Программное использование

Примеры модели

Обнаружение уменьшающихся значений сигнала

Характеристики блока

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор | матрица

`Port_1` - Выходной сигнал
0 | 1

`Initial condition` - Исходное условие для предыдущего входа
0 (по умолчанию) | скаляр | вектор

`Input processing` - Определение обработки на основе выборки или кадра
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

`Output data type` - Тип данных вывода
`boolean` (по умолчанию) | `uint8`

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Создание кода ПЛК
Создание структурированного текстового кода с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.