Simulink ® Design Verifier™ рассматривает логические операции и логические выражения как короткое замыкание при анализе неработающей логики и при формировании тестов. Дополнительные сведения см. в разделе «Короткое замыкание логических выражений для MCDC» в разделе Анализ MCDC для каскадных логических блоков (покрытие Simulink).
Рассмотрим следующий пример модели, в которой для параметра цели покрытия модели установлено значение Condition Decision. В этом случае, когда только предыдущий ввод определяет вывод блока, анализ игнорирует любые остальные входы блока. Если первый вход в блок логического оператора, для которого задан параметр Operator AND false, анализ игнорирует значения других входных данных.
Когда Simulink Design Verifier анализирует эту модель для покрытия «Решение условия», анализ может удовлетворить только пять из шести целей для входов блока «Логический оператор». Программа не может создать тестовый случай, если третий вход в блок логического оператора имеет значение false. Если второй вход имеет значение false, третий вход имеет значение false, но программа игнорирует третий вход из-за короткого замыкания. Если второй вход имеет значение true, третий вход не имеет значения false.