Программное обеспечение Simulink ® Design Verifier™ может генерировать тестовые примеры, удовлетворяющие целям покрытия для модели, включая:
Тестовые примеры помогают подтвердить производительность модели, демонстрируя, как блоки в модели выполняются в различных режимах. При создании тестовых примеров программа выполняет формальный анализ модели. После завершения анализа программа предоставляет несколько способов просмотра результатов.
Для настройки тестовых примеров для моделей Simulink в Simulink Design Verifier предусмотрены два блока:
Блок Test Objective определяет значения сигнала, которым должен удовлетворять тестовый случай.
Блок тестовых условий ограничивает значения сигнала во время анализа.
Чтобы настроить тестовые примеры для модели Simulink или диаграммы Stateflow ®, Simulink Design Verifier предоставляет две функции MATLAB ®. Эти функции можно использовать в функциональном блоке MATLAB. Обе функции активны в сгенерированном коде и в Simulink Design Verifier.
sldv.test - указывает цель теста.
sldv.condition - Указывает условие теста.
Эти функции:
Определение математических отношений для тестирования в форме, которая может быть более естественной, чем использование параметров блока.
Поддержка задания нескольких целей, допущений или условий без усложнения модели.
Обеспечение доступа к питанию MATLAB.
Поддержка разделения проверки и проектирования модели.
Пример использования этих функций см. в разделе sldv.test или sldv.condition справочная страница.
Примечание
Блоки и функции Simulink Design Verifier сохраняются вместе с моделью. При открытии модели в установке MATLAB, не имеющей лицензии Simulink Design Verifier, можно просмотреть блоки и функции, но они не дают результатов.