Пример создания шины управления

Создание шины управляющих сигналов для использования с блоками панели инструментов Wireless HDL

Библиотека:
Панель инструментов/утилит для беспроводного HDL

Описание

Блок Sample Control Bus Creator создает samplecontrol шина для моделирования сигналов управления потоковой передачей в системах связи для аппаратных средств. См. раздел Пример шины управления.

Блок является реализацией блока Simulink ® Bus Creator. Дополнительные сведения см. в разделе Bus Creator.

Порты

Вход

развернуть все

`start` - Начало кадра
скаляр

Начало кадра, указанного как Boolean скаляр. Этот сигнал равен 1 (true) для одного временного шага, соответствующего первой действительной выборке кадра.

Типы данных: Boolean

`end` - Конец рамы
скаляр

Конец кадра, указанный как Boolean скаляр. Этот сигнал равен 1 (true) для одного временного шага, соответствующего последней действительной выборке кадра.

Типы данных: Boolean

`valid` - Достоверность образцов
скаляр

Действительность образцов, указанных как Boolean скаляр. Этот сигнал равен 1 (true) на временных шагах, которые соответствуют допустимым выборкам.

Типы данных: Boolean

Продукция

развернуть все

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, возвращаемые в виде samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало выходного кадра.
end - Указывает конец выходного кадра
valid - Указывает, что данные порта выходных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Этот блок поддерживает генерацию кода C/C + + для режимов ускорения Simulink и быстрого ускорения, а также для генерации компонентов DPI.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Дополнительные сведения об использовании шин для генерации кода HDL см. в разделах Шины (кодер HDL) и Использование сигналов шины для улучшения читаемости модели и генерации кода HDL (кодер HDL).

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

См. также

Блоки

Автор шины | Кадр в образцы | Селектор шины управления образцом | Образцы к кадру

Функции

whdlFramesToSamples | whdlSamplesToFrames

Темы

Представлен в R2017b

Документация

Пример создания шины управления

Описание

Порты

Вход

`start` - Начало кадра
скаляр

`end` - Конец рамы
скаляр

`valid` - Достоверность образцов
скаляр

Продукция

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Темы

Документация по панели инструментов Wireless HDL

Поддержка

Документация

Пример создания шины управления

Описание

Порты

Вход

start - Начало кадра скаляр

end - Конец рамы скаляр

valid - Достоверность образцов скаляр

Продукция

ctrl - Управляющие сигналы, сопровождающие поток проб samplecontrol автобус

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Темы

Документация по панели инструментов Wireless HDL

Поддержка

`start` - Начало кадра
скаляр

`end` - Конец рамы
скаляр

`valid` - Достоверность образцов
скаляр

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.