Exponenta Banner
exponenta event banner

Цель синтеза Tcl Command Отображения

HDL Workflow Advisor проведёт вас через этапы генерации HDL-кода для Simulink® подсистема и процесс проекта FPGA, такие как:

  • Проверка модели на совместимость генерации HDL-кода и автоматическое исправление несовместимых настроек.

  • Генерация HDL-кода, испытательного стенда и скриптов для создания и запуска кода и испытательного стенда.

  • Генерация косимуляции или испытательных стендов DPI SystemVerilog и покрытия кода (требует HDL Verifier™).

  • Синтез и анализ времени путем интегрирования с сторонними инструментами синтеза.

  • Обратная аннотация модели с информацией о критическом пути и другой информацией, полученной во время синтеза.

  • Полные автоматизированные рабочие процессы для выбранных целевых устройств разработки FPGA, включая симуляцию FPGA в цикле (требует HDL Verifier) и рабочий процесс ввода-вывода Simulink Real-Time™ FPGA.

Когда вы задаете цель синтеза в поле HDL Workflow Advisor Synthesis objective или в рабочем процессе HDL Workflow CLI hdlcoder.Objectiveпрограммное обеспечение HDL Coder™ генерирует команды Tcl, характерные для вашего инструмента синтеза.

Altera Quartus II

Цель синтезаКоманды TCL
Оптимизированная площадьset_global_assignment -name OPTIMIZATION_TECHNIQUE "Area"
set_global_assignment -name FITTER_EFFORT "Standard Fit"
Скомпилируйте оптимизированноеset_global_assignment -name OPTIMIZATION_TECHNIQUE "Balanced"
set_global_assignment -name FITTER_EFFORT "Fast Fit"
Оптимизированная скоростьset_global_assignment -name OPTIMIZATION_TECHNIQUE "Speed"
set_global_assignment -name FITTER_EFFORT "Standard Fit"

Xilinx Vivado 2014.4

Если версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды TCL
Оптимизированная площадьset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Area_Explore" [get_runs impl_1]
Скомпилируйте оптимизированноеset_property strategy "Flow_RuntimeOptimized" [get_runs synth1]
set_property strategy "Flow_Quick" [get_runs impl_1]
Оптимизированная скоростьset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Performance_Explore" [get_runs impl_1]

Xilinx ISE 14.7 с PlanAhead

Если версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды TCL
Оптимизированная площадьset_property strategy "AreaReduction" [get_runs synth_1]
set_property strategy "MapCoverArea" [get_runs impl_1]
Скомпилируйте оптимизированноеset_property strategy "{XST Defaults}" [get_runs synth_1]
set_property strategy "{ISE Defaults}" [get_runs impl_1]
Оптимизированная скоростьset_property strategy "TimingWithIOBPacking" [get_runs synth_1]
set_property strategy "MapTiming" [get_runs impl_1]

Похожие темы

HDL Coder документация

Поддержка