Проверьте код с HDL- Испытательного стенда
Симулируйте сгенерированный тестируемый проект HDL (DUT) с тестовыми векторами с испытательного стенда с помощью заданного инструмента симуляции.
Запустите MATLAB в HDL Workflow Advisor.
На шаге HDL Verification нажмите Verify with HDL Test Bench.
Выберите Generate HDL test bench.
Эта опция позволяет HDL- Coder™ генерировать HDL- испытательного стенда код из MATLAB® тестовый скрипт.
Вы можете выбрать Simulate generated HDL test bench. Эта опция позволяет MATLAB моделировать испытательный стенд HDL с HDL DUT.
Если вы выбираете эту опцию, необходимо также выбрать Simulation tool.
Для Test Bench Options выберите и установите дополнительные параметры в соответствии с описаниями в следующей таблице.
HDL- Испытательного стенда параметр Описание Test bench name postfix Укажите постфикс для имени испытательного стенда. Force clock Включите для испытательного стенда, чтобы заставить входные сигналы синхроимпульса. Clock high time (ns) Задайте количество наносекунд, в которых часы высоки. Clock low time (ns) Задайте количество наносекунд, в которых часы низки. Hold time (ns) Задайте время удержания для входных сигналов и сигналов принудительного сброса. Force clock enable Включает принудительное включение синхроимпульса. Clock enable delay (in clock cycles) Задайте время (в тактах) между отключением сброса и установкой включения синхроимпульса. Force reset Включите для испытательного стенда, чтобы принудительно сбросить входные сигналы. Reset length (in clock cycles) Задайте время (в тактах) между установкой и отключением сброса. Hold input data between samples Позволяет удерживать сигналы субрейта между выборками синхроимпульсов. Input data interval Задает количество тактовых импульсов между значениями включения синхроимпульса. Для получения дополнительной информации смотрите Specify Test Bench Clock Enable Toggle Rate.
Initialize test bench inputs Позволяет инициализировать значения на входах для испытательного стенда перед приводом данных испытательного стенда к DUT. Multi file test bench Позволяет разделить сгенерированные испытательные стенды на вспомогательные функции, данные и HDL- испытательного стенда кода. Test bench data file name postfix Укажите вектор символов для добавления к наименованию файла испытательного стенда данных при генерации мультифайлов испытательного стенда. Test bench reference postfix Задайте символьный вектор, чтобы добавить к именам опорных сигналов в испытательный стенд коде. Ignore data checking (number of samples) Задайте количество выборок в начале симуляции, во время которого подавляется проверка выходных данных. Simulation iteration limit Укажите максимальное количество тестовых выборок, которые будут использоваться во время симуляции сгенерированного HDL-кода. При необходимости выберите Skip this step, если вы не хотите использовать HDL- испытательного стенда для проверки HDL DUT.
Нажмите Run.
Если испытательный стенд и симуляция завершаются успешно, на панели сообщений должны появиться сообщения, подобные этим:
### Begin TestBench generation. ### Collecting data... ### Begin HDL test bench file generation with logged samples ### Generating test bench: mlhdlc_sfir_fixpt_tb.vhd ### Creating stimulus vectors... ### Simulating the design 'mlhdlc_sfir_fixpt' using 'ModelSim'. ### Generating Compilation Report mlhdlc_sfir_fixpt_vsim_log_compile.txt ### Generating Simulation Report mlhdlc_sfir_fixpt_vsim_log_sim.txt ### Simulation successful. ### Elapsed Time: 113.0315 sec(s)
При ошибках эти сообщения отображаются на панели сообщений. Исправьте ошибки и нажатие кнопки Run.