Проектирование и оценка простой модели PLL
В этом примере показов, как спроектировать простой цикл фазовой автоподстройки (ФАП) с помощью архитектуры ссылки и проверить его с помощью теста ФАП.
ФАПЧ является системой синтезатора частот, которая формирует сигнал выхода, фаза которого зависит от фазы его входного сигнала. В самой простой форме ФАПЧ состоит из детектора фазы/частоты (PFD), насоса заряда, контурного фильтра, управляемого напряжением генератора (VCO) и делителя часов в цикле обратной связи. PFD и накачка заряда вместе формируют сигнал ошибки, пропорциональный различию фаз двух его входных сигналов. Контурный фильтр удаляет высокочастотные компоненты сигнала ошибки, который управляет VCO. Выход VCO подается через делитель синхроимпульса на вход PFD, создавая цикл отрицательной обратной связи.
Mixed-Signal Blockset™ предоставляет ссылку архитектур для разработки простой модели ФАПЛ и тестовых стержней, чтобы убедиться, что разработанная модель соответствует проект спецификациям.
Настройка модели теста PLL
Откройте модель simplePLL присоединенный к этому примеру как вспомогательный файл. Модель состоит из целого числа N PLL с блоком Single Modulus Prescaler и блоком PLL Testbench.
open_system('simplePLL.slx')
Спецификации и ухудшение ФАПЛ
Используйте табличные данные SKY73134-11 Skyworks для проектирования системы ФАПЛ с частотой блокировки 2,8 ГГц.
Дважды кликните Целое число N PLL с блоком Single Modulus Prescaler, чтобы открыть диалоговое окно Параметров блоков и проверить следующие настройки: * Проверьте, что нарушения отключены на вкладках PFD и Charge pump. * Во вкладке Charge pump Выхода ток установлен на 2.7 мА. Параметры Deadband production и Input threshold сохраняются на значениях по умолчанию.
На вкладке VCO значение чувствительности VCO устанавливается равным
20МГц/В. Частота свободного хода немного ниже целевой частоты блокировки и установлена на2.78ГГц. Смещение частоты шума фазы установлено в[100e3 1e6 3e6 10e6]Гц и уровень Фазы шума (дБк/Гц) установлен в[−108 −134 −145 −154]дБк/Гц.
Принимая во внимание, что опорная входная частота для ФАПЧ
1.6МГц, значение делителя часов и значение делителя минимальных часов на вкладке Prescaler установлено в.
На вкладке Loop Filter полоса пропускания цикл установлена на
160кГц, 1/10 от ссылки входной частоты. Запас по фазе по умолчанию поддерживается на уровне 45 степеней. Значения компонентов фильтра вычисляются автоматически.
На вкладке Анализ (Analysis Разомкнутого контура) выбраны Циклы Анализ (Analysis) и Закрытое (Closed Графиков для анализа).
График динамики цикла PLL предварительной симуляции
Нажмите кнопку Plot Loop Dynamics, чтобы просмотреть результаты предварительной симуляции и оценить стабильность системы.
Анализ замкнутого цикла состоит из карты полюса-нуля, характеристики величины, переходной характеристики и импульсной характеристики. Ширина полосы 3-dB системы 288.51 кГц. Система стабильна.
Анализ разомкнутого контура состоит из Диаграмм Боде системы ФАПЛ. Запас по фазе 44.1 степеней, и частота усиления единицы 159.9 кГц.
Измените PLL Testbench для Фазы измерения шума
Дважды кликните PLL Testbench, чтобы открыть диалоговое окно Параметры Блоков и проверить эти настройки: * На вкладке Stimulus входной сигнал в PLL определяется как квадратная волна 1.6 МГц.
На вкладке Setup проверьте, что выбрана опция Phase noise measurement. Частота операции и опции измерения времени блокировки отключены. Установите Разрешение пропускную способность равной
50кГц, Нет. спектральных средних значений по4и Удерживайте время, чтобы1.5e-5с.
На вкладке Target Metrics установите Фазу шум (дБк/Гц)
[−108 −134 −145 −154], то же, что и профиль шума фазы ФАПЛ.
Постройте график профиля шума фазы ФАПЛ
Запустите симуляцию для 1.35e-4 s. Результаты симуляции отображаются на значке Теста ФАПЧ. Измеренные уровни фазы шума при определенных смещениях частоты согласуются с их целевыми значениями.
Дважды кликните блок PlL Testbench, чтобы открыть диалоговое окно Параметры Блоков. Нажмите кнопку Plot phase noise profile. Рабочая частота ФАПЛ 2.8 GHz, и профиль измеренной фазы шума совпадает с профилем целевого устройства.
Ссылка
См. также
Integer N PLL with Single Modulus Prescaler | PLL Testbench