Откройте модель fractionalClockDivider_w_DSM. Модель состоит из Импульсного Генератора и Дробного Делителя Часов с блоком Accumulator.
open_system('fractionalClockDivider_w_DSM.slx')
Период входного импульса в порте clk 4e-7 s. Итак, входящий сигнал имеет частоту 2.5 МГц. Значение div-by установлено на 2.5. Делитель часов использует дельта-сигма модулятор второго порядка.
Запустите симуляцию для 1e-4 s. Частота выходного сигнала 1.002 МГц.
