Simulink®, Stateflow®, и Fixed-Point Designer™ являются отдельными инструментами для разработки моделей. Simulink может использоваться без Stateflow или Fixed-Point Designer, но при использовании Stateflow или Fixed-Point Designer требуется Simulink.
Simulink и Stateflow тесно интегрированы и не независимы друг от друга. Нет требования, чтобы эти инструменты были независимыми, потому что они используются вместе как часть разработки оборудования проекта.
Simulink и Fixed-Point Designer тесно интегрированы и не независимы друг от друга. Нет требования, чтобы эти инструменты были независимыми, потому что они используются вместе как часть разработки оборудования проекта.
Simulink API предоставляет интерфейс для извлечения данных из модели для тех инструментов, которые не могут получить прямой доступ к данным в памяти. Для примера можно использовать MATLAB® командная get_param чтобы получить данные из модели или использовать set_param команда, чтобы задать параметр в модели.
Смотрите раздел рабочего процесса этого документа, Оборудования Проекта Process, который включает следующие цели для использования Simulink, Stateflow и Fixed-Point Designer:
Концептуальный проект аппаратных элементов разработан и соответствует его требованиям.
Произведенные производные требования отправляются обратно на сбор требований или другой соответствующий процесс.
Пропуски и ошибки требований предоставляются соответствующему процессу разрешения.
MATLAB Report Generator™ и Simulink Report Generator являются двумя отдельными инструментами. MATLAB Report Generator является необходимым условием для Simulink Report Generator. Simulink Report Generator предоставляет компоненты для создания отчетов о моделях Simulink и Stateflow и интегрирован с MATLAB Report Generator. Эти компоненты используют Simulink API, чтобы считать данные из модели, загруженной в память. Компоненты не могут записывать или изменять данные в модели. Для примера при генерации документа Описание Разработки системы компоненты генерации отчетов считывают данные только из модели. Описание Разработки системы включает трассируемость требований себя ссылки, которые можно вставить в модели при помощи Simulink Requirements™.
Смотрите разделы рабочего процесса этого документа, Оборудования Проекта Процесс обработки и валидации и Верификации процесс, которые включают следующие цели для использования MATLAB Report Generator и Simulink Report Generator:
Процесс проекта оборудования
Концептуальный проект аппаратных элементов разработан и соответствует его требованиям.
Произведенные производные требования отправляются обратно на сбор требований или другой соответствующий процесс.
Процесс валидации и верификации
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Трассируемость устанавливается между аппаратными требованиями, реализацией, процедурами и результатами верификации.
Можно использовать Simulink Requirements, чтобы создавать, анализировать и управлять требованиями в Simulink. Можно создать требования к форматированному тексту с помощью пользовательских атрибутов и связать эти требования с проектами, кодом и тестами. Можно также импортировать требования из внешних источников. Используйте Simulink Requirements, чтобы просмотреть требования и проект вместе и установить ссылки с помощью функциональности перетаскивания. Используйте Simulink Requirements, чтобы аннотировать схемы с содержимым требований, анализировать трассируемость требований и перемещаться между требованиями, проектами, сгенерированным кодом и тестами. Можно настроить уведомления, чтобы предупредить вас об изменении требований.
Смотрите разделы рабочего процесса этого документа, Оборудования Проекта Процесс обработки и валидации и Верификации процесс, которые включают следующие цели для использования Simulink Requirements:
Процесс проекта оборудования
Требования определяются, определяются и документируются
Производные потребности возвращаются в соответствующий процесс.
Пропуски и ошибки требований предоставляются соответствующему процессу разрешения.
Концептуальный проект аппаратных элементов разработан и соответствует его требованиям.
Произведенные производные требования отправляются обратно на захват требований.
Процесс валидации и верификации
Производные требования к оборудованию, по которым должно быть проверено оборудование, являются правильными и полными.
Производные требования оцениваются на предмет их влияния на безопасность.
Пропуски и ошибки отправляются в соответствующие процессы для разрешения.
Трассируемость устанавливается между аппаратными требованиями, реализацией, процедурами и результатами верификации.
Simulink Design Verifier™ является отдельным инструментом с этими возможностями: поиск ошибок проектирования, проверка свойств и генерация тестов. Simulink Design Verifier содержит формальные механизмы анализа, которые работают с внутренним представлением, полученным из, но в другой форме, чем модель Simulink, загруженная в память. При помощи поиска ошибок проектирования можно найти определенные ошибки проектирования в модели, такие как деление на ноль или числовые переполнения. Используя проверку свойств, можно доказать, что пользовательские свойства связаны с пользовательскими допущениями. Формальные двигатели анализа являются отдельными и независимыми от Simulink и Stateflow и не включают симуляцию модели. Simulink Design Verifier может сгенерировать тесты на основе модели, которую можно использовать, чтобы проверить, что исполняемый объектный код соответствует модели. Базис для тестов может быть комбинация пользовательских ограничений, критериев покрытия для блоков в модели и пользовательских целей тестирования. HDL Coder™ игнорирует ограничительные блоки, критерии покрытия и тестовые целевые блоки и, следовательно, не зависят от процесса кодирования. Чтобы проверить код при помощи сгенерированных тестов, вы должны запустить тесты на модели, чтобы получить ожидаемые результаты для кода. Вы можете получить доступ к полноте тестов с помощью инструмента покрытия и получить доступ к ожидаемым результатам через просмотр результатов симуляции.
Смотрите раздел рабочего процесса этого документа «Процесс валидации и верификации», который включает следующие цели для использования Simulink Design Verifier:
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Проверки Model Advisor предусмотрены в нескольких различных продуктах: Simulink, HDL Coder, Simulink Code Inspector™, Simulink Check™ и Simulink Control Design™. Базовая реализация проверки Model Advisor осуществляется через механизм, который использует функции MATLAB и не зависит от Simulink, Stateflow и HDL Coder. Model Advisor использует Simulink API, чтобы считать данные из модели, загруженной в память. Model Advisor может исправить проблемы, обнаруженные проверками, но вы должны инициировать исправления и сбросить модель. Затем можно перезапустить проверки для проверки исправлений. Для собственных проверок вы несете ответственность за то, чтобы не разрешать этим проверкам изменять модель.
Смотрите раздел рабочего процесса этого документа «Процесс валидации и верификации», который включает следующие цели для использования Model Advisor:
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Возможность покрытия предоставляется как часть Simulink Coverage™. Покрытие модели измеряет модель перед моделированием, а затем оценивает критерии покрытия по мере продвижения симуляции. Simulink Coverage также может объединить несколько симуляций в объединенный отчет о покрытии. Можно запустить симуляции с включенным и отключенным покрытием, чтобы убедиться, что не было эффекта на поведение модели из-за инструментирования.
Смотрите разделы рабочего процесса этого документа, Оборудования Проекта Процесс обработки и валидации и Верификации процесс, которые включают следующие цели для использования Simulink Coverage:
Процесс проекта оборудования
Пропуски и ошибки требований предоставляются соответствующему процессу разрешения.
Процесс валидации и верификации
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Simulink Test™ является отдельным инструментом, который можно использовать, чтобы выполнить симуляции в пакетной модели и проверить фактические результаты по ожидаемым результатам. Это также предоставляет возможность создавать тесты вручную или импортировать тесты в других форматах, таких как Excel® электронных таблиц. Поскольку вы вручную разрабатываете тесты и ожидаемые результаты, они не зависят от модели и HDL-кода.
Смотрите раздел рабочего процесса этого документа «Процесс валидации и верификации», который включает следующие цели для использования Simulink Test:
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Трассируемость устанавливается между аппаратными требованиями, реализацией, процедурами и результатами верификации.
HDL Coder генерирует портативный, синтезируемый VHDL® и Verilog® код из функций MATLAB, моделей Simulink и диаграмм Stateflow. Можно использовать сгенерированный HDL-код для программирования с программируемыми Массивами управления ключами (FPGA) или для прототипирования и проекта интегральной схемы (ASIC).
Смотрите разделы рабочего процесса этого документа, Оборудования Проекта Процесс обработки и валидации и Верификации процесс, которые включают следующие цели для использования HDL Coder:
Процесс проекта оборудования
Рабочий проект разработан на основе требований к аппаратным элементам и данных концептуального проекта.
Производные требования отправляются обратно в концептуальный проект или другой соответствующий процесс.
Пропуски и ошибки требований предоставляются соответствующему процессу разрешения.
Процесс валидации и верификации
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
Трассируемость устанавливается между аппаратными требованиями, реализацией, процедурами и результатами верификации.
HDL Verifier™ генерирует испытательные стенды для верификации проекта VHDL и Verilog. Можно использовать MATLAB или Simulink, чтобы симулировать свой проект, а затем проанализировать его ответ с помощью HDL-косимуляции или цикл с Xilinx® и Altera® Платы ПЛИС. Этот подход устраняет авторские автономные испытательные стенды Verilog или VHDL.
HDL Verifier также генерирует компоненты, которые повторно используют модели MATLAB и Simulink изначально в симуляторах из Cadence®, Менторская графика®, и Synopsys®. Можно использовать эти компоненты как модели проверки верификации или как стимулы в более сложных окружениях тестирования, таких как те, которые используют универсальную методологию верификации (UVM).
Смотрите разделы рабочего процесса этого документа, Оборудования Проекта Процесс обработки и валидации и Верификации процесс, которые включают следующие цели для использования HDL Verifier:
Процесс проекта оборудования
Пропуски и ошибки требований предоставляются соответствующему процессу разрешения.
Процесс валидации и верификации
Предоставляются доказательства того, что аппаратная реализация соответствует требованиям.
