Stop Simulation

Остановите симуляцию, когда вход ненулевый

Библиотека:
Simulink/Раковины
HDL-кодер/приемники

Описание

Блок Stop Simulation останавливает симуляцию, когда вход ненулевой. Симуляция завершает текущий временной шаг перед завершением. Если вход блока является вектором, любой ненулевой векторный элемент заставляет симуляцию остановиться.

Когда вы используете блок Stop Simulation в подсистеме For Iterator, действие stop происходит после выполнения всех итераций в подсистеме в течение временного шага. Действие stop не прерывает выполнение до начала следующего временного шага.

Вы не можете использовать блок Stop Simulation, чтобы приостановить симуляцию. Чтобы создать блок, который приостановит моделирование, см. Симуляцию «Пауза симуляции с использованием блоков Assertion».

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Остановите симуляцию, когда входной сигнал ненулевой. Этот порт принимает реальные сигналы double или Boolean типы данных.

Типы данных: double | Boolean

Примеры моделей

Stop Simulation Block with Relational Operator Block

Остановите блок симуляции с блоком реляционного оператора

Управление, когда симуляция останавливается при помощи блока Stop Simulation с блоком Relational Operator.

Откройте модель

Моделирование системы антиблокировочного торможения

Моделируйте простую модель для системы антиблокировочного торможения (ABS). Он моделирует динамическое поведение транспортного средства в условиях жесткого торможения. Модель представляет одно колесо, которое может быть повторено несколько раз, чтобы создать модель для многоколесного транспортного средства.

Откройте модель

Характеристики блоков

Типы данных	`Boolean` \| `double`
Прямое сквозное соединение	`no`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Не рекомендуемый для производственного кода. Относится к пределам и ограничениям на скорость и память, часто встречающиеся во встраиваемых системах. Сгенерированный код может содержать динамическое выделение и освобождение памяти, рекурсию, дополнительные накладные расходы на память и широко меняющееся времена выполнения. Хотя код функционально действителен и приемлем в окружениях, богатых ресурсами, меньшие целевые процессоры часто не могут поддерживать такой код. Обычно блоки эволюционируют в сторону того, чтобы быть подходящими для производственного кода. Таким образом, блоки, подходящие для производственного кода, остаются подходящими.

Сгенерированный код прекращает выполняться, когда условие остановки соответствует true.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Этот блок может использоваться, чтобы остановить симуляцию при использовании с подсистемами, которые генерируют код, но не включены в аппаратную реализацию.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

См. также

Темы

Моделируйте модель в интерактивном режиме

Представлено до R2006a

Документация Simulink

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация