Тест цикла кодирования/декодирования ASCII (с блоками основной платы)

Эта модель показывает способность блока FIFO Read HDRS повторно синхронизироваться после повторного отключения, а также возможность разрешения ошибок, таких как, когда сообщение только частично завершено во время попытки чтения.

Блок Switch чередуется между первой и последней частями сообщения при последующих шагах расчета. Это имитирует худший сценарий, когда модель обновляется до завершения конструкции сообщения. В результате иногда поступает только часть сообщения. Второй импульсный генератор поочередно включает и отключает блок FIFO Read HDRS.

Область 1 графически отображает декодированные данные синусоиды, принятые на каждом временном шаге. Когда блок Pulse Generator1 выводит 0, счетчик из блока FIFO Read HDRS равен 0. Когда он выводит значение 1, чтение догоняет путем выдачи дополнительных данных и возвращает последнее полное значение, найденное в FIFO. Возможности 2 указывают, когда новые данные присутствуют.

Чтобы протестировать эту модель:

Этот пример сконфигурирован для использования последовательных портов базовой платы (устаревший последовательный порт 1 и устаревший последовательный порт 2). Можно также использовать устаревший последовательный порт 3 и устаревший последовательный порт 4 путем изменения настройки платы в блоках системной платы. Вместо блоков основной платы могут использоваться другие последовательные блоки.

open_system(fullfile(matlabroot,'toolbox','slrealtime','examples','slrt_ex_serialbaseboardasciisplit'));