Real Divide HDL Optimized

Разделите один действительный вход на другого и сгенерируйте оптимизированный HDL-код

Библиотека:
Поддержка HDL Fixed-Point Designer / Математические операции

Описание

Блок Real Divide HDL Optimized выводит результат деления действительного скалярного num действительным скалярным den, таким что y = num/den.

Ограничения

Переопределение типа данных не поддерживается для блока Real Divide HDL Optimized.

Порты

Входной параметр

развернуть все

`num` — Числитель
действительный скаляр

Числитель в виде действительного скаляра.

Типы данных: single | double | fixed point

`den` — Знаменатель
действительный скаляр

Знаменатель в виде действительного скаляра.

Типы данных: single | double | fixed point

`validIn` — Допустимо ли введенный
`Boolean` скаляр

Допустимо ли введенный в виде булева скаляра. Этот управляющий сигнал указывает, когда данные из num и входных портов den допустимы. Когда этим значением является 1 TRUE), блок получает значения во входных портах num и den. Когда этим значением является 0 ложь), блок игнорирует входные выборки.

Типы данных: Boolean

Вывод

развернуть все

`y` — Выведите вычисленный путем деления входных параметров
действительный скаляр

Выведите вычисленный путем деления num den, таким что y = num/den, возвращенный как действительный скаляр с типом данных, заданным параметром Output datatype.

Типы данных: single | double | fixed point

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Допустимы ли выходные данные, возвращенные как булев скаляр. Когда значением этого управляющего сигнала является 1 TRUE), блок успешно вычислил выход в порте y. Когда этим значением является 0 ложь), выходные данные не допустимо.

Типы данных: Boolean

Параметры

развернуть все

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Тип данных выхода y в виде fixdt(1,18,10)единственный, fixdt(1,16,0), или как заданное пользователями выражение типа данных. Тип может быть задан непосредственно или описан как объект типа данных, такой как Simulink.NumericType.

Программируемое использование

Параметры блоков: OutputType

Ввод: символьный вектор

Значения: 'fixdt(1,18,10)' | 'single' | 'fixdt(1,16,0)' | '<data type expression>'

Значение по умолчанию: 'fixdt(1,18,10)'

Примеры модели

Implement Hardware-Efficient Real Divide HDL Optimized

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Как использовать блок Real Divide HDL Optimized.

Советы

Блоки Divide by Constant HDL Optimized, Real Divide HDL Optimized и Complex Divide HDL Optimized все выполняют операцию деления и генерируют оптимизированный HDL-код.

Real Divide HDL Optimized и Complex Divide HDL Optimized основаны на алгоритме CORIDC. Эти блоки принимают большое разнообразие входных параметров, но приведут к большей задержке.
Divide by Constant HDL Optimized принимает только действительные входные параметры и постоянный делитель. Использование этого блока использует срезы DSP, но завершит операцию деления в меньшем количестве циклов и на более высокой тактовой частоте.

Алгоритмы

развернуть все

CORDIC

CORDIC является акронимом для Координатного Компьютера Вращения. Основанный на вращении алгоритм CORDIC Givens является одним из самых эффективных оборудованием алгоритмов, доступных, потому что это требует только итеративных операций shift-add (см. Ссылки). Алгоритм CORDIC избавляет от необходимости явные множители.

Полностью конвейерные расчеты фиксированной точки

Блок Real Divide HDL Optimized поддерживает генерацию HDL-кода для данных фиксированной точки с масштабированием двоичной точки. Это спроектировано с этим приложением в памяти и использует оборудование определенная семантика и оптимизация. Одна из этой оптимизации конвейерно обрабатывает свою целую внутреннюю схему, чтобы обеспечить очень высокую пропускную способность.

При развертывании сложных алгоритмов в FPGA или устройства ASIC, часто существует компромисс между использованием ресурсов и общей пропускной способностью для данного расчета. Разделение ресурсов часто уменьшает ресурсы, использованные проектом, но также и уменьшает пропускную способность в процессе. Простые арифметические и тригонометрические расчеты, которые обычно являются частями больших расчетов, требуют высокой пропускной способности к управляющим схемам далее в проекте. Таким образом полностью конвейерные реализации используют ресурсы более на чипе, но выгодны в больших проектах.

Все ключевые вычислительные модули в блоке Real Divide HDL Optimized являются полностью конвейерными внутренне. Это включает не, только схема CORDIC раньше выполняла вращения Givens, но также и сумматоры и переключатели, используемые в другом месте в проекте, таким образом гарантируя максимальную пропускную способность.

Как взаимодействовать через интерфейс с блоком Real Divide HDL Optimized

Из-за его полностью конвейерного характера блок Real Divide HDL Optimized может принять входные данные на любом цикле, включая последовательные циклы. Чтобы отправить входные данные в блок, сигнал validIn должен быть верным. Когда блок закончит расчет и будет готов отправить выход, это изменит validOut в истину для одного такта. Для входных параметров, отправленных на последовательных циклах, validOut будет также установлен в истину на последовательных циклах. И числитель и знаменатель должны быть отправлены вместе на том же цикле.

Поведение деления на нуль

Поскольку фиксированная точка вводит num и den, блок Real Divide HDL Optimized переносится на переполнении для деления на нуль. Поведение для деления на нуль фиксированной точки получено в итоге в приведенной ниже таблице.

Перенесите переполнение	Насыщайте переполнение
0/0 = 0	0/0 = 0
1/0 = 0	1/0 = верхняя граница
-1/0 = 0	- 1/0 = нижняя граница

Для входных параметров с плавающей точкой блок Real Divide HDL Optimized следует за IEEE^® Стандартные 754.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Ограничения

Двоичная точка поддержек масштабировала типы данных с фиксированной точкой только.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Смотрите также

Блоки

Complex Divide HDL Optimized | Real Reciprocal HDL Optimized | Normalized Reciprocal HDL Optimized

Документация

Real Divide HDL Optimized

Описание

Ограничения

Порты

Входной параметр

`num` — Числитель
действительный скаляр

`den` — Знаменатель
действительный скаляр

`validIn` — Допустимо ли введенный
`Boolean` скаляр

Вывод

`y` — Выведите вычисленный путем деления входных параметров
действительный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Параметры

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Программируемое использование

Примеры модели

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Советы

Алгоритмы

CORDIC

Полностью конвейерные расчеты фиксированной точки

Как взаимодействовать через интерфейс с блоком Real Divide HDL Optimized

Поведение деления на нуль

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Блоки

Функции

Документация Fixed-Point Designer

Поддержка

Документация

Real Divide HDL Optimized

Описание

Ограничения

Порты

Входной параметр

num — Числитель действительный скаляр

den — Знаменатель действительный скаляр

validIn — Допустимо ли введенный Boolean скаляр

Вывод

y — Выведите вычисленный путем деления входных параметров действительный скаляр

validOut — Допустимы ли выходные данные Boolean скаляр

Параметры

Output datatype — Тип данных выхода fixdt(1,18,10) (значение по умолчанию) | single | fixdt(1,16,0) | <data type expression>

Программируемое использование

Примеры модели

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Советы

Алгоритмы

CORDIC

Полностью конвейерные расчеты фиксированной точки

Как взаимодействовать через интерфейс с блоком Real Divide HDL Optimized

Поведение деления на нуль

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Блоки

Функции

Документация Fixed-Point Designer

Поддержка

`num` — Числитель
действительный скаляр

`den` — Знаменатель
действительный скаляр

`validIn` — Допустимо ли введенный
`Boolean` скаляр

`y` — Выведите вычисленный путем деления входных параметров
действительный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.