Используйте функцию сбора данных FPGA, чтобы наблюдать сигналы из вашего проекта, в то время как проект работает на FPGA. Эта функция получает окно данных сигнала от FPGA и возвращает данные в MATLAB® или Simulink®. Чтобы получить сигналы, HDL Verifier генерирует ядро IP, которое необходимо интегрировать в проект HDL и развернуть в FPGA наряду с остальной частью проекта. HDL Verifier также генерирует приложение, Система object™, и модель Simulink, которые связываются с FPGA и возвращают данные в MATLAB или Simulink.
Собрать данные о FPGA:
Сгенерируйте настроенные компоненты и ядро IP. Задайте имена порта и размеры для сгенерированного IP. Эти порты соединяются с сигналами, которые вы хотите получить и сигналы, которые вы хотите использовать в качестве триггеров. Триггеры управляют, когда получение происходит.
Интегрируйте сгенерированный IP в свой проект FPGA и разверните проект в свою плату FPGA. Этот шаг автоматизирован при использовании HDL Workflow Advisor.
Используйте сгенерированное приложение, Системный объект или модель Simulink, чтобы собрать данные для анализа, верификации или отображения. Можно сконфигурировать триггерное условие управлять, когда получение происходит.
Для этого шага необходимо загрузить пакет аппаратной поддержки для HDL Verifier. Доступные пакеты поддержки:
Пакет поддержки HDL Verifier для Intel® Советы FPGA
Пакет поддержки HDL Verifier для Xilinx® Советы FPGA
Больше документации для функции сбора данных FPGA включено с установкой любого пакета поддержки. Смотрите Пакет поддержки плат FPGA Загрузки (HDL Verifier).
Следующая схема показывает два рабочих процесса для того, чтобы собрать данные:
Рабочий процесс сбора данных (HDL Verifier)
Высокоуровневый рабочий процесс для получения данных сигнала из проекта, работающего на FPGA.
Начало работы с HDL Workflow Advisor
Изучите основы HDL Workflow Advisor и как запустить различные задачи.
