Авторская разработка исходного проекта для аудиосистемы в Совете ZYBO
В этом примере показано, как создать исходный проект, чтобы запустить аудио алгоритм и аудиовход доступа и выход на плате ZYBO.
Прежде чем вы начнете
Чтобы запустить этот пример, необходимо было установить следующее программное и аппаратное обеспечение и настроить:
Пакет поддержки HDL Coder для платформы Xilinx Zynq
Пакет поддержки Embedded Coder для платформы Xilinx Zynq
Xilinx Vivado, с последней версией, упомянутой в документации
Макетная плата Digilent® Zybo Zynq™ со вспомогательным набор
Примечание: Этот пример использует плату преподавателя Digilent® Zybo Zynq-7000 ARM/FPGA SoC. Этот пример не работает над Digilent® Zybo Z7: макетная плата Zynq-7000 ARM/FPGA SoC, которые имеют два варианта Zybo Z7-10 и Zybo Z7-20.
Чтобы установить плату ZYBO, отошлите к Набору раздел платы Zybo в Задавании Пользовательского Совета и Исходного проекта для статьи Zynq Workflow.
Введение
В этом примере вы создадите исходный проект, который получает аудиовход от платы ZYBO, выполняет некоторую обработку на нем и передает обработанные аудиоданные из платы ZYBO. Вы также генерируете ядра IP для периферийных интерфейсов с помощью HDL Workflow Advisor.
Чтобы выполнить обработку аудиоданных на плате ZYBO, после 2 протоколов необходимы:
I2C, чтобы сконфигурировать чип аудиокодека SSM2603 на плате ZYBO.
I2S, чтобы передать оцифрованные аудиоданные потоком между чипом кодека и zynq матрицей.
Вышеупомянутая фигура является схемой высокоуровневой архитектуры, которая показывает, как исходный проект используется IP Алгоритма фильтрации на плате ZYBO. Этот пример похож на исходный проект аудиосистемы для Zedboard за исключением того, что плата ZYBO использует чип аудиокодека SSM2603, где, когда Zedboard использует чип аудиокодека ADAU1761. Отдых рабочих параметров - то же самое как исходный проект Аудиосистемы для Zedboard. Для получения дополнительной информации обратитесь к Авторской разработке Исходного проекта для Аудиосистемы на примере Совета Zynq.
Следующие шаги используются, чтобы создать исходный проект, описанный выше:
Сгенерируйте Ядра IP для периферийных интерфейсов
Создайте пользовательский исходный проект аудиокодека в Vivado
Создайте файл определения исходного проекта
Проверьте исходный проект
1. Сгенерируйте Ядра IP для периферийных интерфейсов с помощью HDL Workflow Advisor
В этом примере,
IP I2C разрабатывается с помощью stateflow блоки & устаревший код VHDL для буфера с тремя состояниями.
I2S IP разрабатывается путем моделирования его в Simulink.
1.1 Создание IP I2C
Для создания IP I2C, чтобы сконфигурировать Аудиокодек SSM2603, пошлите к Генерации Ядра IP Контроллера I2C IP Сконфигурировать статью Audio Codec Chip.
1.2 Создание I2S IP
Спроектируйте модель в Simulink с функцией MATLAB, которая реализует протокол I2S.
modelname = 'hdlcoder_I2S_ssm2603';
open_system(modelname);
Тестирование и шаги генерации ядра IP - то же самое как модель Zedboard I2S. Для генерации I2S IP смотрите Авторскую разработку Исходного проекта для Аудиосистемы на примере Совета Zynq.
2. Создайте пользовательский исходный проект аудиокодека в Vivado
I2C, I2S и дюйм/с FIFO включены в пользовательский исходный проект. Чтобы создать пользовательский исходный проект, обратитесь к разделу "Create and export a custom reference design using Xilinx Vivado" в, Задают Пользовательский Совет и Исходный проект для Рабочего процесса Zynq.
Ключевые пункты, которые будут отмечены при создании этого пользовательского исходного проекта:
Мы должны изучить теорию работы чипа аудиокодека на плате ZYBO.
FIFOs установлены в значения по умолчанию для своей настройки.
Для ядер IP, сгенерированных с помощью HDL Workflow Advisor, IPCORE_CLK и AXI4_Lite_ACLK должны быть соединены с тем же источником часов.
При проверке блочной конструкции в Vivado не должно быть никаких критических предупреждений за исключением неподключенных портов.
В этом исходном проекте аудиокодек сконфигурирован, чтобы действовать в Привилегированном режиме.
Следующие сигналы, запущенные между исходным проектом на Zynq Soc и аудиокодеком на плате ZYBO:
Bit_clock является продуктом частоты дискретизации, количеством битов на канал и количеством каналов. Это управляется аудиокодеком в привилегированном режиме. В этом примере Частота дискретизации составляет 48 кГц, Никакие из каналов не равняются 2, Количество битов на канал равняется 24.
Serial_data_in является аналого-цифровыми конвертированными аудиоданными от кодека.
Serial_data_out является данными о цифровом аудио, собирающимися в кодек быть преобразованными в аналоговую форму.
I2C_CLK и I2C_DATA являются стандартными сигналами I2C
MUTEN является Аппаратным бесшумным контактом, соединенным с аудиокодеком SSM2603.
MCLK является сигналом часов на 12.288 МГц, требуемым кодеком.
Пользовательский исходный проект аудиокодека, созданный для этого примера, показывают ниже:
3. Создайте файл определения исходного проекта
Следующий код описывает содержимое файла определения исходного проекта платы ZYBO plugin_rd.m для вышеупомянутого исходного проекта. Для получения дополнительной информации о том, как задать и указать пользовательскую плату, относится, чтобы Задать Пользовательский Совет и Исходный проект для примера Рабочего процесса Zynq.
Перейдите к папке ZYBO используя следующую команду:
cd ([matlabroot '/toolbox/hdlcoder/hdlcoderdemos/customboards/ZYBO']);
Все файлы, которые требуются для исходного проекта, такого как файлы ядра IP, файлы XDC, plugin_rd файл и т.д., должны быть добавлены к пути MATLAB в папке ZYBO с помощью иерархии, показанной ниже. Сгенерированные файлы ядра IP пользователя должны быть в +vivado папке. plugin_rd.m, tcl файлы и xdc файлы должен быть в +vivado_audio_filter_2017_2 папке.
4. Проверьте исходный проект
Чтобы проверить исходный проект, сгенерировать ядро IP Аудиофильтра из модели и интегрировать его с исходным проектом аудиокодека, относятся к Выполнению Аудиофильтра на Живом Аудиовходе Используя пример Совета Zynq.