Verilog-A является языком для моделирования высокоуровневого поведения аналоговых компонентов и сетей. Верилог-А описывает компоненты математически для быстрой и точной симуляции.
Программное обеспечение RF Toolbox™ позволяет вам экспортировать описание Verilog-A своей схемы. Можно создать модель Verilog-A любого пассивного компонента RF или сети и использовать его в качестве поведенческой модели для анализа переходных процессов в стороннем средстве моделирования схемы. Эта возможность полезна в разработке целостности сигнала. Например, можно импортировать измеренные S-параметры с четырьмя портами основной платы в тулбокс, экспортировать модель Verilog-A основной платы к средству моделирования схемы и использовать модель, чтобы определить эффективность схемы драйвера и приемника, когда они связываются через основную плату.
Язык Verilog-A является высокоуровневым языком, который использует модули, чтобы описать структуру и поведение аналоговых систем и их компонентов. Модуль является базовым блоком программирования, который формирует исполняемую спецификацию системы.
Верилог-А использует модули, чтобы получить высокоуровневое аналоговое поведение компонентов и систем. Модули описывают поведение схемы в терминах
Сети ввода и вывода, охарактеризованные предопределенными дисциплинами Verilog-A, которые описывают атрибуты сетей.
Уравнения и параметры модуля, которые задают отношение между сетями ввода и вывода математически.
Когда вы создаете модель Verilog-A своей схемы, тулбокс пишет модуль Verilog-A, который задает сети ввода и вывода схемы и математические уравнения, которые описывают, как схема работает с входом, чтобы произвести выход.
Программное обеспечение RF Toolbox позволяет вам экспортировать модель Verilog-A rfmodel объект. Тулбокс обеспечивает тот rfmodel объект, rfmodel.rational, то, что можно использовать, чтобы представлять любой компонент RF или сеть для экспорта в Verilog-A.
rfmodel.rational объект представляет компоненты как рациональные функции в форме остатка полюса, как описано в rfmodel.rational страница с описанием. Это представление может включать комплексные полюса и остатки, которые происходят в комплексно-сопряженных парах.
Тулбокс реализует каждый rfmodel.rational возразите, когда серия S-области Преобразования Лапласа просачивается Verilog-A использование формы знаменателя числителя фильтра Преобразования Лапласа:
где
M является порядком полинома числителя.
M является порядком полинома знаменателя.
nk является коэффициентом k-ой степени s в числителе.
dk является коэффициентом k th степень s в знаменателе.
Количество полюсов в рациональной функции связано с количеством Преобразования Лапласа, просачивается модуль Verilog-A. Однако между двумя нет взаимно-однозначного соответствия. Различие возникает, потому что тулбокс комбинирует каждую пару комплексно-сопряженных полюсов и соответствующих остатков в рациональной функции, чтобы сформировать числитель Преобразования Лапласа и знаменатель с действительными коэффициентами. тулбокс преобразует действительные полюса рациональной функции непосредственно к Преобразованию Лапласа, просачиваются форма знаменателя числителя.
