Этот пример демонстрирует использование архитектурной модели передатчика и приемника спецификации IEEE 802.3ck с помощью библиотечных блоков в библиотеке SerDes Toolbox™ и пользовательских блоках к модели a 112G PAM4 чередованный временем Основанный на ADC SerDes. Удар эффективности несоответствия синхронизации между чередованным временем ADCs исследуется как пример исследования компромисса проекта. Те аспекты модели, которые совместимы со стандартом IBIS-AMI 7.0, используются, чтобы создать модель IBIS-AMI.
Существует много компромиссов, которые будут исследоваться при разработке основанного на ADC SerDes. Некоторые из этих вопросов о проекте получены в итоге ниже:
Какой ADC?: Flash, бинарный/многоразрядный поиск или РСА (регистр последовательного приближения)?
Во-сколько-коэффициент-чередования, чтобы использовать? Определите удар производительности системы несоответствия синхронизации, усиления, смещения напряжения и полосы пропускания между параллельным ADCs и исследуйте калибровочные алгоритмы несоответствия.
Какую область значений полного масштаба использовать?
Определите требуемое разрешение/квантование/номер битов.
Исследуйте универсальное или неоднородное квантование
Каков удар эффективности шума квантования
Какое количество касаний FFE требуется, чтобы достигать необходимой эффективности?
Сколько касаний DFE может быть реализовано?
Какое разрешение DSP требуется?
Исследуйте удар формата кадра или параллелизм цифровой обработки на системной задержке. Какую ширину демультиплексора использовать?
Какая полоса пропускания CDR требуется? Как задать контурный фильтр?
Какая функция стоимости Мюллера-мюллера является лучшей для приложения?
Сколько из этапов CTLE необходимо?
То, как делает CTLE, усилило шумовую производительность системы удара?
Исследуйте, как масштабировать сигнал использовать в своих интересах линейную область значений ADC?
Этот пример будет фокусироваться на определении удара чередованного временем несоответствия синхронизации между параллельным ADC, но надеются, что модель будет базисом исследования многих других компромиссов проекта. Системный ОСШ (отношение сигнал-шум) сравнен для случаев с и без 4%-го смещения синхронизации времени символа и показывает, что это ухудшение уменьшает производительность системы приблизительно на 2,5 дБ
Модель приемника состоит из аналогового фронтэнда (AFE) с блоками усилителя и CTLE. Чередованный временем ADC далее parallized демультиплексором перед обработкой DSP FFE и DFE. CDR скорости в бодах управляет VCO, который управляет ADC. Производительность системы определяется количественно метрикой ОСШ, а также выходной формой волны. Эта модель получена в итоге в следующей схеме, где глубина чередования времени (или количество ADC) равняется четырем, и размер демультиплексора равняется 64.
Откройте модель Simulink 'ArchitecturalADCBasesSerDes.slx', который находится в директории в качестве примера.
Аналоговый фронтэнд приемника частично компенсирует форму волны и очень похож на [соединяются с первым Примером ADC]. Здесь первый блок вводит отнесенный шум входа, сопровождаемый Среднеполосным нулевым CTLE, основной CTLE и шум фильтруют блоки CTLE, как задано маржой операционной прибыли канала (COM) IEEE 802.3ck. VGA масштабирует сигнал совпадать с областью значений полного масштаба ADC и блока Saturating Amplifier inforces нелинейность памяти.
Подсистема ADC состоит из пользовательского ADC, Демультиплексора, RxFFE, DFE, Детектора Фазы, Контурного фильтра и блоков системного объекта VCO. Кроме того, Мост ИБИСА и IBIS-AMI clock_times блоки упрощают преобразование модели к модели IBIS-AMI.
Чередованный временем ADC используется, чтобы уменьшать максимальную скорость и требования задержки ADC полного уровня. Схема ниже показов, как четыре чередованных временем ADCs могут сменяться, производя сигнал данных.
Произведенные сигналы демультиплексированы или структурированы, чтобы уменьшать сигнальный уровень прежде, чем обработать с эквализацией DSP. Схема ниже иллюстрирует, как ширина демультиплексора 8 систем координат замедляется и параллелизирует данные. Сама модель параметрируется, чтобы использовать демультиплексор 64, но 8 показаны ниже в целях рисунка только.
Затем 21 касание FFE применяется к сигналу parallized и затем сопровождается одним касанием решение данных и DFE. Детектор фазы скорости в бодах использует тип детектор фазы Мюллера-Мюллера, который стремится балансировать ISI первого пред и выборок посткурсора, как проиллюстрировано в следующей диаграмме:
Выход детектора фазы обрабатывается с контурным фильтром, который в свою очередь управляет управляемым напряжением генератором (VCO) или сердцебиением системы. Этот VCO управляет другими блоками и замыкает системный круг.
Для основанного на ADC serdes глазковая диаграмма не как информация, богатая, как это для аналогового SerDes, вместо этого сигнал к шуму (ОСШ), вычисления и вертикальные срезы глаза являются самым полезным пониманием производительности системы..
Блок DFE вычисляет ОСШ можно следующим образом:
где сила сигнала и шумовая сила. Если дискретные компенсируемые произведенные напряжения, затем для NRZ, сигнал и шум strenths заданы как,
Для PAM4 сигнал и шум заданы как в терминах средних и внешних произведенных напряжений символа.
Вертикальный срез глаза показывает кластеризацию четырех символов PAM4.
Очень similiar к процессу, используемому в Примере 1 [вставляют ссылку здесь], адаптация касания FFE и DFE выполняется во время 0 с основанным на импульсной характеристике анализом в инициализировать подсистеме. Эти оптимизированные значения касания затем передаются блокам эквализации Simulink и используются посредством симуляции.
Если фазы нескольких часов, которые управляют чередованным временем ADCs, не будут равномерно распределены друг от друга, то ухудшение производительности системы произойдет. В то время как большая часть этого несоответствия синхронизации может быть калибрована, важно изучить удар эффективности этого ухудшения. Блок RxClock или VCO имеет параметр с меткой 'Max, Синхронизирующего Несоответствие (пользовательский интерфейс)' как показано ниже. Этот параметр вводит перемещение фазы между первыми и вторыми часами. В то время как это - упрощенная модель фактического поведения системы, достаточно проиллюстрировать удар.
Если вы еще не имеете, открываете модель Simulink 'ArchitecturalADCBasesSerDes.slx', который находится в директории в качестве примера.
Запустите модель и наблюдайте базовое поведение. Когда симуляция завершается, Инспектор Данных моделирования автоматически загружает регистрируемые сигналы
Дважды щелкните по блоку Rx Clock / VCO и измените несоответствие синхронизации, чтобы быть 0.04 и повторно выполнить модель. Получившийся ОСШ для двух запусков может быть сравнен можно следующим образом. Это иллюстрирует, как маленькие 4%, синхронизирующие несоответствие, могут уменьшать производительность системы приблизительно на 2,5 дБ.
Итоговая часть этого примера берет индивидуально настраиваемую основанную на ADC модель SerDes Simulink и затем генерирует IBIS-AMI совместимая модель: включая исполняемые файлы модели, IBIS и файлы AMI.
Текущий IBIS стандарт AMI не имеет нативной поддержки основанного на ADC SerDes. Текущий стандарт записан для основанных на ноже SerDes, которые содержат узел сигнала, где компенсируемая форма волны сигнала наблюдается. В основанном на ноже SerDes этот узел существует в DFE, прямо перед сэмплером решения. Непрерывная аналоговая форма волны заметна в том узле, который включает эффект всех восходящих эквалайзеров (таких как CTLE) и эквализация из-за DFE, как взвешенное касание и возвратил предшествующие решения. Такой узел подведения итогов не существует в основанном на ADC SerDes, из-за ADC в системе. В действительной основанной на ADC системе SerDes ADC доказывает вертикальный срез хотя глаз в момент выборки. Чтобы эмулировать виртуальный узел, Мостовой брус IBIS-AMI повторно собирает дискретные компенсируемые выборки согласно коэффициенту чередования времени и размеру демультиплексора. Одна компенсируемая выборка считается постоянная в течение целого времени символа формы волны IBIS-AMI.
Откройте вкладку Export в менеджере SerDes IBIS-AMI диалоговое окно.
Проверьте, что модель Dual выбрана и для Tx и для Настроек Модели AMI Rx. Это создаст исполняемые файлы модели, которые поддерживают и статистический (Init) и временной интервал (GetWave) анализ.
Установите Биты модели Tx игнорировать значение к 5, поскольку существует три касания в Tx FFE.
Установите Биты модели Rx игнорировать значение к 20 000, чтобы позволить достаточному количеству времени для касаний Rx DFE обосновываться во время симуляций области времени.
Установите Модели экспортировать и как Tx и как Rx так, чтобы все файлы были выбраны, чтобы быть сгенерированными (файл IBIS, файлы AMI и файлы DLL).
Нажмите кнопку Export, чтобы сгенерировать модели в директории Target.
Количество ADCs и ширины Демультиплексора в модели параметрируется переменными рабочего пространства MATLAB 'timeInterleaveDepth' и 'DemuxSize'. Они установлены в коллбэке модели PreLoadFcn и могут быть изменены на другие положительные целые числа как часть дальнейшего исследования. Системные объекты в подсистеме ADC могут быть изменены, чтобы исследовать многие вопросы о компромиссе проекта, идентифицированные в первом из примера.
[1] С. Кирэн, С. Цай, И. Чжу, С. Хойос и С. Пэлермо, "Цифровая Эквализация С Основанными на ADC Приемниками: Две Важных роли, которые Играют Цифровым сигналом Processingin Разработка Аналога к цифровым основанным на конвертере Проводным Коммуникационным Приемникам", в Микроволновом Журнале IEEE, издании 20, № 5, стр 62-79, май 2019, doi: 10.1109/MMM.2019.2898025.
