Реализуйте интерфейс Registered DDR3 для верификации постразмещения или предварительного анализа топологии.
Это Зарегистрированный архитектурный набор целостности сигнала DDR3 включает сети передачи, синхронизируя модели, уровни обработки формы волны и типовые модели для зарегистрированного интерфейса DDR3. Это включает типовые буферные модели для контроллера DDR3, регистра и SDRAM, наряду с полностью функциональными моделями синхронизации и полными уровнями обработки формы волны. Можно изменить набор, чтобы совпадать точной реализацией. Затем выполните полный анализ пробела решения перед размещением и/или полную верификацию постразмещения по качеству формы волны и полям синхронизации.
Откройте Зарегистрированный набор DDR3 в приложении Parallel Link Designer с помощью openSignalIntegrityKit функция.
openSignalIntegrityKit("DDR3_Reg");
Для получения дополнительной информации о Зарегистрированном архитектурном наборе целостности сигнала DDR3, включая блок-схемы, конфигурации системы, сети передачи и библиотеки, наряду с инструкциями относительно того, как настроить набор для определенной реализации, отсылают к документу DDR3_Registered.pdf, который присоединен к этому примеру как к вспомогательному файлу.
[1] JEDEC – стандарт DDR3 SDRAM. JESD79-3E, июль 2010.
[2] JEDEC – Определение SSTE32882, Указывающего Драйвер Часов с Четностью и Квадратическими Сигналами выбора кристалла для DDR3/DDR3L/DDR3U RDIMM 1.5V/1.35V/1.25V Приложения. JESD82-29A, декабрь 2010.
[3] JEDEC – Предложенный DDR3-800/1066/1333/1600 TDS, TDH VIH.DQ, VIL.DQ и спецификация tVAC AC135. Комитет: JC-42.3C. Номер изделия комитета: 1680.22.