Check Dynamic Gap

Проверяйте, что разрыв возможно различной ширины происходит в области значений амплитуд сигнала

Библиотека:
Simulink / Model Verification
HDL Coder / Model Verification

Описание

Проверки блока Check Dynamic Gap, что сигнал выходит за пределы области значений значений на каждом временном шаге и выполняет утверждение после сравнения. Ширина разрыва может варьироваться от временного шага до временного шага. Порт u является протестированным входным сигналом. Входные параметры min и max задают нижние и верхние границы разрыва, соответственно. Если падения u за пределами разрыва, заданного min и max, утверждением является true (1) и блок ничего не делает. В противном случае блок останавливает симуляцию и возвращает сообщение об ошибке по умолчанию.

Входные сигналы могут быть скалярами, векторами или матрицами. Все три входных сигнала должны быть совпадающим типом данных. Блок сравнивает значение u к границам по-другому в зависимости от сигнала.

При сравнении скаляров с векторами или матрицами, блок сравнивает скалярный сигнал с каждым элементом нескалярного сигнала.
При сравнении векторов или матричных сигналов к другим векторам или матрицам, блок сравнивает вход с границами поэлементно.
Для моделей больше чем с одним входным сигналом вектора или матрицы векторы или матрицы должны иметь те же размерности.

Порты

Входной параметр

развернуть все

`max` — Верхняя граница динамического разрыва
скаляр | вектор | матрица

Сигнал, задающий верхнюю границу разрыва.

`min` — Нижняя граница динамического разрыва
скаляр | вектор | матрица

Сигнал, задающий нижнюю границу разрыва.

`u` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

Входной сигнал, проверяемый на разрыв ширины, заданной max и min.

Вывод

развернуть все

`Port_1` — Выходной сигнал утверждения
скаляр

Выходной сигнал, который является true (1) если утверждение успешно выполняется, и false (0) если утверждение перестало работать. Если, в окне Configuration Parameters, в разделе Math and Data Types, под Advanced parameters, вы выбираете Implement logic signals as Boolean data, то типом выходных данных является Boolean. В противном случае типом данных сигнала является double.

Зависимости

Чтобы включить этот выходной порт, установите флажок параметра Output assertion signal.

Типы данных: double | Boolean

Параметры

развернуть все

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Очистка этого параметра отключает блок и заставляет модель вести себя, как будто блок не существует. Чтобы включить или отключить все блоки верификации, независимо от установки этой опции, переходят к окну Configuration Parameters, нажимают Diagnostics> Data Validity, расширяют раздел Advanced parameters и устанавливают Model Verification block enabling на Enable all или Disable all.

Программируемое использование

Параметр: enabled

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Задайте MATLAB^® выражение, чтобы оценить, когда утверждение перестало работать. Поскольку выражение выполнено в рабочем пространстве MATLAB, задайте все переменные, используемые в выражении в той рабочей области.

Зависимости

Чтобы включить этот параметр, выберите параметр Enable assertion.

Программируемое использование

Параметр: callback

Ввод: символьный вектор

Значения: Выражение MATLAB

Значение по умолчанию: ''

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Выберите этот параметр, чтобы остановить симуляцию, когда проверка перестанет работать. Очистите этот параметр, чтобы вывести предупреждение и продолжить симуляцию.

Программируемое использование

Параметр: stopWhenAssertionFail

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить выходной порт.

Программируемое использование

Параметр: export

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'off'

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Задайте стиль значка блока. graphic опция отображает графическое представление условия утверждения на значке. text опция отображает математическое выражение, которое представляет условие утверждения.

Программируемое использование

Параметр: icon

Ввод: символьный вектор

Значения: 'graphic' | 'text'

Значение по умолчанию: 'graphic'

Примеры модели

Check Signal Value with Check Dynamic Gap Block

Проверяйте значение сигналов с проверкой динамический блок разрыва

Эта модель соединяет синусоиду как динамический тестовый сигнал и два сигнала шага как верхние и нижние границы для разрыва.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Для получения информации о как Simulink^® Сгенерированный код Coder™ обрабатывает блоки Model Verification, смотрите, Конфигурируют Модель для Отладки (Simulink Coder).

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок может использоваться, чтобы проверять разрыв в различные амплитуды сигнала, но это не включено в сгенерированный код.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представлено до R2006a

Документация

Check Dynamic Gap

Описание

Порты

Входной параметр

`max` — Верхняя граница динамического разрыва
скаляр | вектор | матрица

`min` — Нижняя граница динамического разрыва
скаляр | вектор | матрица

`u` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал утверждения
скаляр

Зависимости

Параметры

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Программируемое использование

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Программируемое использование

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Программируемое использование

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Программируемое использование

Примеры модели

Проверяйте значение сигналов с проверкой динамический блок разрыва

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Check Dynamic Gap

Описание

Порты

Входной параметр

max — Верхняя граница динамического разрыва скаляр | вектор | матрица

min — Нижняя граница динамического разрыва скаляр | вектор | матрица

u — Входной сигнал проверяется по разрыву скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал утверждения скаляр

Зависимости

Параметры

Enable assertion — Включите или отключите проверку on (значение по умолчанию) | off

Программируемое использование

Simulation callback when assertion fails (optional) — Выражение, чтобы оценить, когда утверждение перестало работать '' (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

Stop simulation when assertion fails — Остановить ли симуляцию, когда проверка перестала работать on (значение по умолчанию) | off

Программируемое использование

Output assertion signal — Создайте выходной сигнал off (значение по умолчанию) | on

Программируемое использование

Select icon type — Выберите тип значков graphic (значение по умолчанию) | text

Программируемое использование

Примеры модели

Проверяйте значение сигналов с проверкой динамический блок разрыва

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`max` — Верхняя граница динамического разрыва
скаляр | вектор | матрица

`min` — Нижняя граница динамического разрыва
скаляр | вектор | матрица

`u` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

`Port_1` — Выходной сигнал утверждения
скаляр

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.