Memory Traffic Generator

Генерируйте трафик к контроллеру памяти

Библиотека:
SoC Blockset / Память

Описание

Когда соединено с контроллером памяти, блок Memory Traffic Generator генерирует чтение, или запись запрашивает к памяти, действуя как ведущее устройство. Используйте этот блок, чтобы смоделировать влияние, которое доступы к памяти ведущего устройства оказывают на ваш алгоритм, явным образом не симулируя поведение того ведущего устройства. Можно также использовать блок Memory Traffic Generator, чтобы охарактеризовать эффективность подсистемы памяти под различными уровнями конкуренции доступа к памяти.

Примечание

Чтобы смоделировать нехватку памяти, блок Memory Traffic Generator получает доступ к памяти, конкурирует в арбитраже и выпускает доступ. Блок Memory Traffic Generator активно не читает или пишет из памяти.

Порты

Входной параметр

развернуть все

`burstDone` — Конец пакета и доступа к памяти
скаляр

Этот порт сообщения получает управляющие сообщения от связанного блока Memory Controller что требуемая пакетная завершенная транзакция. Соедините выходной сигнал burstDone от блока Memory Controller до этого порта. Для получения дополнительной информации о сообщениях см. сообщения.

Типы данных: BurstRequest2BusObj

Вывод

развернуть все

`burstReq` — Запросите доступ к памяти от контроллера памяти
скаляр

Этот порт сообщения отправляет сообщение, запрашивающее пакетный доступ от контроллера памяти. Соедините этот порт с входным портом burstReq блока Memory Controller. Для получения дополнительной информации о сообщениях см. сообщения.

Типы данных: BurstRequest2BusObj

Параметры

развернуть все

`Request type` — Выберите между записью или считайте запрос
`Writer` (значение по умолчанию) | `Reader`

Выберите между записью или считайте тип запроса для блока, чтобы сгенерировать. Задайте Writer или Reader, соответственно.

`Total burst requests` — Количество пакета запрашивает сгенерировать
100 (значение по умолчанию) | целое число, больше, чем 1

Сгенерируйте повторяющиеся шаблоны трафика путем устанавливания этого значения до целого числа, больше, чем одно.

`Burst size (bytes)` — Размер сгенерированных пакетных транзакций
256 (значение по умолчанию) | скаляр

Задайте размер каждой пакетной транзакции в байтах. Этот параметр, наряду с шириной datapath (как сконфигурировано в параметрах конфигурации), управляет пакетной длиной.

Например, если разорванный размер составляет 256 байтов, и блок Memory Channel сконфигурирован с набором Data width (bits) к 64 (8 байтов), то Burst length вычисляется как 256/8 = 32.

`Time between bursts (s)` — Время симуляции между пакетными запросами
`1e-6` (значение по умолчанию) | время, в секундах

Задайте время симуляции между пакетными запросами в секундах.

Зависимости

Чтобы включить этот параметр, очистите параметр Allow simulation only parameters.

Совет

Если вы очистили Allow simulation only parameters, и этот параметр не отображается – нажимают Apply в нижней части диалогового окна Block Parameters.

`Allow simulation only parameters` — Сконфигурируйте дополнительные параметры для симуляции только
`on` (значение по умолчанию) | `off`

Выберите этот параметр, чтобы включить настройку параметров только для симуляции.

`First burst time` — Время симуляции для начального пакетного запроса
`10e-6` (значение по умолчанию) | время, в секундах

Задайте время симуляции, в секундах, для того, чтобы отправить начальный пакетный запрос. Это значение должно быть положительным действительным скаляром.

Зависимости

Чтобы включить этот параметр, выберите параметр Allow simulation only parameters.

`Random time between bursts (s)` — Область значений времени симуляции для повторяющихся запросов
`[1e-6 1e-6]` (значение по умолчанию) | вектор из формы [min max]

Укажите диапазон времени симуляции между пакетными запросами с вектором из формы [min max].

min является минимальным временем, в секундах, между повторяющимися запросами.
max является максимальным временем, в секундах, между повторяющимися запросами.

min и max должны быть неотрицательными, и max должен быть больше min.

Чтобы задать детерминированный уровень, установите минимальное и максимальное время между запросами к тому же значению. Если вы хотите восстанавливаемую рандомизацию, задаете seed в параметрах конфигурации на панели Hardware Implementation. Для получения дополнительной информации об установке начального значения смотрите симуляция памяти и Задача.

Зависимости

Чтобы включить этот параметр, выберите параметр Allow simulation only parameters.

`Wait for burst done` — Ожидайте сделанного пакетом сигнала прежде, чем сгенерировать следующий запрос
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы ожидать сделанного пакетом сигнала от предыдущего пакета прежде, чем сгенерировать следующий пакетный запрос. Очистите этот параметр, чтобы сгенерировать пакетные запросы независимо от другого основного трафика. Чтобы получить известную скорость передачи данных, очистите этот параметр.

`Enable assertion` — Включите многословную информацию
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы просмотреть диагностические сообщения, когда блок Traffic Generator пропустит пакет. Очистка этого параметра улучшает эффективность симуляции.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Введенный в R2019a

Документация

Memory Traffic Generator

Описание

Порты

Входной параметр

`burstDone` — Конец пакета и доступа к памяти
скаляр

Вывод

`burstReq` — Запросите доступ к памяти от контроллера памяти
скаляр

Параметры

`Request type` — Выберите между записью или считайте запрос
`Writer` (значение по умолчанию) | `Reader`

`Total burst requests` — Количество пакета запрашивает сгенерировать
100 (значение по умолчанию) | целое число, больше, чем 1

`Burst size (bytes)` — Размер сгенерированных пакетных транзакций
256 (значение по умолчанию) | скаляр

`Time between bursts (s)` — Время симуляции между пакетными запросами
`1e-6` (значение по умолчанию) | время, в секундах

Зависимости

`Allow simulation only parameters` — Сконфигурируйте дополнительные параметры для симуляции только
`on` (значение по умолчанию) | `off`

`First burst time` — Время симуляции для начального пакетного запроса
`10e-6` (значение по умолчанию) | время, в секундах

Зависимости

`Random time between bursts (s)` — Область значений времени симуляции для повторяющихся запросов
`[1e-6 1e-6]` (значение по умолчанию) | вектор из формы [min max]

Зависимости

`Wait for burst done` — Ожидайте сделанного пакетом сигнала прежде, чем сгенерировать следующий запрос
`off` (значение по умолчанию) | `on`

`Enable assertion` — Включите многословную информацию
`off` (значение по умолчанию) | `on`

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

Документация

Memory Traffic Generator

Описание

Порты

Входной параметр

burstDone — Конец пакета и доступа к памяти скаляр

Вывод

burstReq — Запросите доступ к памяти от контроллера памяти скаляр

Параметры

Request type — Выберите между записью или считайте запрос Writer (значение по умолчанию) | Reader

Total burst requests — Количество пакета запрашивает сгенерировать100 (значение по умолчанию) | целое число, больше, чем 1

Burst size (bytes) — Размер сгенерированных пакетных транзакций256 (значение по умолчанию) | скаляр

Time between bursts (s) — Время симуляции между пакетными запросами 1e-6 (значение по умолчанию) | время, в секундах

Зависимости

Allow simulation only parameters — Сконфигурируйте дополнительные параметры для симуляции только on (значение по умолчанию) | off

First burst time — Время симуляции для начального пакетного запроса 10e-6 (значение по умолчанию) | время, в секундах

Зависимости

Random time between bursts (s) — Область значений времени симуляции для повторяющихся запросов [1e-6 1e-6] (значение по умолчанию) | вектор из формы [min max]

Зависимости

Wait for burst done — Ожидайте сделанного пакетом сигнала прежде, чем сгенерировать следующий запрос off (значение по умолчанию) | on

Enable assertion — Включите многословную информацию off (значение по умолчанию) | on

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

`burstDone` — Конец пакета и доступа к памяти
скаляр

`burstReq` — Запросите доступ к памяти от контроллера памяти
скаляр

`Request type` — Выберите между записью или считайте запрос
`Writer` (значение по умолчанию) | `Reader`

`Total burst requests` — Количество пакета запрашивает сгенерировать
100 (значение по умолчанию) | целое число, больше, чем 1

`Burst size (bytes)` — Размер сгенерированных пакетных транзакций
256 (значение по умолчанию) | скаляр

`Time between bursts (s)` — Время симуляции между пакетными запросами
`1e-6` (значение по умолчанию) | время, в секундах

`Allow simulation only parameters` — Сконфигурируйте дополнительные параметры для симуляции только
`on` (значение по умолчанию) | `off`

`First burst time` — Время симуляции для начального пакетного запроса
`10e-6` (значение по умолчанию) | время, в секундах

`Random time between bursts (s)` — Область значений времени симуляции для повторяющихся запросов
`[1e-6 1e-6]` (значение по умолчанию) | вектор из формы [min max]

`Wait for burst done` — Ожидайте сделанного пакетом сигнала прежде, чем сгенерировать следующий запрос
`off` (значение по умолчанию) | `on`

`Enable assertion` — Включите многословную информацию
`off` (значение по умолчанию) | `on`

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.