Stream Connector

Соедините двух дюйм/с с интерфейсами потоковой передачи данных

Библиотека:
SoC Blockset / Аппаратная Возможность соединения Логики

Описание

Блок Stream Connector соединяет двух дюйм/с с интерфейсами потоковой передачи данных. Используйте этот блок в модели FPGA приложения SoC, чтобы соединить двух дюйм/с.

Порты

Входной параметр

развернуть все

`wrData` — Введите потоковые данные
скаляр

Введите потоковые данные из источника данных. Задайте это значение как скаляр.

`wrValid` — Индикация относительно допустимых входных потоковых данных
булев скаляр

Управляющий сигнал, который указывает, допустимо ли входные данные от источника данных. Когда это значение (TRUE), блок принимает значения на порте wrData. Когда это значение (FALSE), блок игнорирует значение на порте wrData.

Типы данных: Boolean

`wrLast` — Индикация относительно последнего удара в пакете
булев скаляр

Управляющий сигнал, который указывает на последний удар данных из восходящего IP.

Типы данных: Boolean

`rdReady` — Готовый сигнал от нисходящего интерфейса
булев скаляр

Управляющий сигнал, который указывает, может ли блок отправить потоковые данные в нисходящий интерфейс. Когда это значение (TRUE), нисходящий блок готов получить данные.

Типы данных: Boolean

Вывод

развернуть все

`rdData` — Данные о потоке вывода
скаляр

Данные о потоке вывода к нисходящему целевому IP.

`rdValid` — Индикация относительно допустимых данных о потоке вывода
булев скаляр

Управляющий сигнал, который указывает, допустимы ли данные о потоке вывода.

Типы данных: Boolean

`rdLast` — Указывает в последний раз избитый в пакете
булев скаляр

Управляющий сигнал, который указывает, что данные о потоке вывода теперь имеют последний удар пакетных данных.

Типы данных: Boolean

`wrReady` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Управляющий сигнал, который указывает, может ли блок получить потоковые данные из восходящего интерфейса.

Типы данных: Boolean

Примеры модели

Streaming Data from Hardware to Software

Потоковая передача данных от оборудования до программного обеспечения

Представляет систематический подход, чтобы спроектировать информационный канал между аппаратной логикой (FPGA) и встраиваемым процессором с помощью SoC Blockset. Приложения часто делятся между аппаратной логикой и встраиваемым процессором на устройстве системы на чипе (SoC), чтобы встретить пропускной способности, задержке и требованиям к обработке. Вы спроектируете и симулируете включение целого приложения из алгоритмов процессора FPGA &, интерфейса памяти и планирования задач, чтобы соответствовать системным требованиям. Вы затем подтвердите проект на оборудовании путем генерации кода из модели и реализации на устройстве SoC.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Документация

Stream Connector

Описание

Порты

Входной параметр

`wrData` — Введите потоковые данные
скаляр

`wrValid` — Индикация относительно допустимых входных потоковых данных
булев скаляр

`wrLast` — Индикация относительно последнего удара в пакете
булев скаляр

`rdReady` — Готовый сигнал от нисходящего интерфейса
булев скаляр

Вывод

`rdData` — Данные о потоке вывода
скаляр

`rdValid` — Индикация относительно допустимых данных о потоке вывода
булев скаляр

`rdLast` — Указывает в последний раз избитый в пакете
булев скаляр

`wrReady` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Примеры модели

Потоковая передача данных от оборудования до программного обеспечения

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

Документация

Stream Connector

Описание

Порты

Входной параметр

wrData — Введите потоковые данные скаляр

wrValid — Индикация относительно допустимых входных потоковых данных булев скаляр

wrLast — Индикация относительно последнего удара в пакете булев скаляр

rdReady — Готовый сигнал от нисходящего интерфейса булев скаляр

Вывод

rdData — Данные о потоке вывода скаляр

rdValid — Индикация относительно допустимых данных о потоке вывода булев скаляр

rdLast — Указывает в последний раз избитый в пакете булев скаляр

wrReady — Готовый сигнал к восходящему интерфейсу булев скаляр

Примеры модели

Потоковая передача данных от оборудования до программного обеспечения

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

`wrData` — Введите потоковые данные
скаляр

`wrValid` — Индикация относительно допустимых входных потоковых данных
булев скаляр

`wrLast` — Индикация относительно последнего удара в пакете
булев скаляр

`rdReady` — Готовый сигнал от нисходящего интерфейса
булев скаляр

`rdData` — Данные о потоке вывода
скаляр

`rdValid` — Индикация относительно допустимых данных о потоке вывода
булев скаляр

`rdLast` — Указывает в последний раз избитый в пакете
булев скаляр

`wrReady` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.