Convolutional Interleaver

Переставьте вводимые символы с помощью набора сдвиговых регистров

Библиотека

Сверточная подбиблиотека Перемежения

Описание

Блок Convolutional Interleaver переставляет символы во входном сигнале. Внутренне, это использует набор сдвиговых регистров. Значение задержки k-ого сдвигового регистра является (k-1) временами параметр Register length step. Количество сдвиговых регистров является значением параметра Rows of shift registers.

Параметр Initial conditions указывает на значения, которые заполняют каждый сдвиговый регистр в начале симуляции (за исключением первого сдвигового регистра, который имеет нулевую задержку). Если Initial conditions является скаляром, то его значение заполняет все сдвиговые регистры кроме первого; если Initial conditions является вектор-столбцом, длина которого является параметром Rows of shift registers, то каждая запись заполняет соответствующий сдвиговый регистр. Значение первого элемента параметра Initial conditions неважно, поскольку первый сдвиговый регистр имеет нулевую задержку.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины, который может быть действительным или комплексным. Выходной сигнал имеет тот же шаг расчета как входной сигнал.

Блок может принять типы данных int8uint8int16uint16int32uint32, booleanединственный'double', и фиксированная точка. Тип данных этого выхода совпадет с типом данных входного сигнала.

Параметры

Rows of shift registers: Количество сдвиговых регистров, которые блок использует внутренне.
Register length step: Количество дополнительных символов, которые помещаются в каждый регистр последовательного сдвига, где первый регистр содержит нулевые символы.
Initial conditions: Значения, которые заполняют каждый сдвиговый регистр, когда симуляция начинается.

Примеры

Для примера, который использует этот блок, смотрите Сверточное Перемежение.

Парный блок

Convolutional Deinterleaver

Ссылки

[1] Кларк, Джордж К. Младший и J. Затвор Каин. Кодирование с коррекцией ошибок для цифровой связи. Нью-Йорк: нажатие пленума, 1981.

[2] Форни, G. D. "Корректирующие пакет Коды младшие для Классического Пульсирующего Канала". Транзакции IEEE на Коммуникациях, издании COM-19, октябрь 1971. 772-781.

[3] Рэмси, J. L. "Реализация оптимального Interleavers". Транзакции IEEE на теории информации, IT-16 (3), май 1970. 338-345.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Можно сгенерировать HDL-код для блока Convolutional Interleaver с помощью реализации shift-register-based или основанной на RAM реализации.

Реализация по умолчанию для блока Convolutional Interleaver основана на сдвиговом регистре. Чтобы подавить генерацию логики сброса, установите параметр реализации ResetType to'none'. Когда вы устанавливаете ResetType to'none', сброс не применяется к сдвиговым регистрам.

Когда регистры не полностью загружаются, несоответствия между Simulink^® и сгенерированный код происходит для некоторого количества отсчетов во время начальной фазы. Чтобы избежать побочных ошибок испытательного стенда, определите количество отсчетов, требуемое заполнять сдвиговые регистры. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать IgnoreDataChecking свойство с этой целью.)

Когда вы выбираете RAM реализация для блока Convolutional Interleaver, HDL Coder использует ресурсы RAM вместо сдвиговых регистров.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавите генерацию логики сброса. Значением по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Ограничения

Когда вы выбираете RAM реализация:

Двойные или один типы данных не поддерживаются ни для одного ввода или вывода сигналы.
Необходимо установить Initial conditions для блока обнулять.
Требуются по крайней мере две строки перемежения.

Представлено до R2006a

Документация

Convolutional Interleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

Смотрите также

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Документация Communications Toolbox

Поддержка

Документация

Convolutional Interleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

Смотрите также

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.