Сгенерируйте FPGA в блоке (FIL) цикла или Системном объекте из существующих файлов HDL
FPGA в цикле (FIL) позволяет вам запустить Simulink® или MATLAB® симуляция, которая синхронизируется с проектом HDL, работающим на Xilinx®, Микрополу®, или Altera® Плата FPGA.
Эта ссылка между средством моделирования и платой позволяет:
Проверьте реализации HDL непосредственно по алгоритмам в Simulink или MATLAB.
Примените данные и сценарии тестирования от Simulink или MATLAB к проекту HDL на FPGA.
Интегрируйте существующий HDL-код с разрабатываемыми моделями в Simulink или MATLAB.
Панель инструментов Simulink: Во вкладке Apps, под Verification, Validation and Test, кликают по значку FIL Wizard.
Командная строка MATLAB: Войти filWizard. Вы обеспечиваете HDL-код и всю сопутствующую информацию для создания блока FIL для симуляции с устройством FPGA.
