Exponenta Banner

Генерация HDL-кода

Сгенерируйте HDL-код из моделей Simulink

Реализуйте Simulink® модель или подсистема в оборудовании путем генерации HDL-кода и развертывания того кода по Интегрированному каналу приложений (ASIC) или Программируемой пользователем вентильной матрице (FPGA). Эти примеры показывают, как сгенерировать HDL-код из моделей Simulink. Для получения дополнительной информации о генерации HDL-кода из моделей Simulink смотрите генерацию HDL-кода от Simulink (HDL Coder).

Темы

FPGA основанный Beamforming в Simulink: часть 1 - проект алгоритма

Этот пример является первым из серии из двух частей, которая проведет вас по, как разработать формирователь луча в Simulink®, подходящем для реализации на оборудовании, таком как Программируемая пользователем вентильная матрица (FPGA).

FPGA основанный Beamforming в Simulink: часть 2 - генерация кода

Этот пример является вторым из серии из двух частей, которая проведет вас по шагам, чтобы сгенерировать HDL-код для beamforming алгоритма и проверить, что сгенерированный код функционально правилен.

Рекомендуемые примеры

Fixed-Point HDL-Optimized Minimum-Variance Distortionless-Response (MVDR) Beamformer

Фиксированная точка оптимизированный HDL формирователь луча Ответа без Искажений Минимального Отклонения (MVDR)

Реализуйте фиксированную точку оптимизированный HDL формирователь луча минимального отклонения ответа без искажений.

Открыть скрипт
FPGA Based Monopulse Technique Workflow: Part 1 - Algorithm Design

Основанный на FPGA моноимпульсный рабочий процесс метода: часть 1 - проект алгоритма

Разработайте моноимпульсный метод, чтобы выполнить цифровое понижающее преобразование (Часть 1).

Открыть скрипт
FPGA Based Monopulse Technique Workflow: Part 2 - Code Generation

Основанный на FPGA моноимпульсный рабочий процесс метода: часть 2 - генерация кода

Разработайте моноимпульсный метод, чтобы выполнить цифровое понижающее преобразование (Часть 2).

Открыть скрипт
FPGA Based Cell-Averaging Constant False Alarm Rate (CA-CFAR) Detector - Algorithm Design and HDL Code Generation

Основанный на FPGA составляющий в среднем ячейку постоянный ложный сигнальный уровень (CA-CFAR) детектор - проект алгоритма и генерация HDL-кода

Спроектируйте FPGA готовый к реализации детектор CA-CFAR.

Открыть скрипт
FPGA Based Range-Doppler Processing - Algorithm Design and HDL Code Generation

Основанный на FPGA Доплер области значений, обрабатывающий - проект алгоритма и генерация HDL-кода

Спроектируйте FPGA (Программируемая пользователем вентильная матрица) готовый к реализации ответ Доплера области значений, чтобы совпадать с соответствующей поведенческой моделью в Simulink.

Открыть скрипт

Документация Phased Array System Toolbox

Поддержка