Освободивший буфер архитектурный набор DDR3L
Реализуйте освободивший буфер интерфейс DDR3L для верификации постразмещения или предварительного анализа топологии.
DDR3L является более низкой версией напряжения стандартного DDR3, который использует 1.35-вольтовое напряжение ввода-вывода вместо 1.5 В. Это освободило буфер, архитектурный набор целостности сигнала DDR3L включает все сети передачи, синхронизируя модели, уровни обработки формы волны и типовые модели для освободившего буфер интерфейса DDR3L. Это включает типовые буферные модели для контроллера DDR3L и SDRAM, наряду с полностью функциональными моделями синхронизации и полными уровнями обработки формы волны. Можно изменить набор, чтобы совпадать точной реализацией. Затем выполните полный анализ пробела решения перед размещением и/или полную верификацию постразмещения по качеству формы волны и полям синхронизации.
Открытый освободил буфер набор DDR3L
Откройте освободивший буфер набор DDR3L в приложении Parallel Link Designer с помощью openSignalIntegrityKit функция.
openSignalIntegrityKit("DDR3L_UBuff");
Обзор набора
Для получения дополнительной информации об освободившем буфер архитектурном наборе целостности сигнала DDR3L, включая блок-схемы, конфигурации системы, сети передачи и библиотеки, наряду с инструкциями относительно того, как настроить набор для определенной реализации, отсылают к документу DDR3L_Unbuffered.pdf, который присоединен к этому примеру как к вспомогательному файлу.
Ссылки
[1] JEDEC – стандарт DDR3 SDRAM. JESD79-3E, июль 2010.
[2] JEDEC – приложение № 1 к JESD79-3 – 1,35-вольтовый DDR3L-800, DDR3L-1066, DDR3L-1333 и DDR3L-1600. JESD79-3-1, июль 2010.