Bias

Добавьте смещение ко входу

расширьте все на странице

Библиотека:
Simulink / Математические операции
HDL Coder / Операции Плавающей точки HDL
HDL Coder / Математические операции

Описание

Блок Bias добавляет смещение или смещение, к входному сигналу согласно

Y = U + bias

где U является входом блока, и Y является выход.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор

Входной сигнал, к которому смещение добавляется, чтобы создать выходной сигнал.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор

Выходной сигнал, следующий из добавления смещения к входному сигналу.

Параметры

развернуть все

`Bias` — Возместите, чтобы добавить к входному сигналу
0.0 (значение по умолчанию) | `scalar` | `vector`

Задайте значение смещения, чтобы добавить к входному сигналу.

Программируемое использование

Параметры блоков: Bias

Ввод: символьный вектор

Значения: действительный, конечный

Значение по умолчанию: '0.0'

`Saturate on integer overflow` — Выберите поведение, когда целочисленное переполнение произойдет
`off` (значение по умолчанию) | `on`

Действие Причины принятия этих мер Что происходит для переполнения Пример

Действие	Причины принятия этих мер	Что происходит для переполнения	Пример
Установите этот флажок.	Ваша модель имеет возможное переполнение, и вы хотите явную защиту насыщения в сгенерированном коде.	Переполнение насыщает или к минимальному или к максимальному значению, которое может представлять тип данных.	Максимальное значение, что `int8` (8-битное целое число со знаком) тип данных может представлять, 127. Любой результат блочной операции, больше, чем это максимальное значение, вызывает переполнение 8-битного целого числа. С установленным флажком блок выход насыщает в 127. Точно так же блок выход насыщает в минимальном выходном значении-128.
Не устанавливайте этот флажок.	Вы хотите оптимизировать КПД своего сгенерированного кода. Вы не хотите чрезмерно определять, как блок обрабатывает сигналы из области значений. Для получения дополнительной информации смотрите Ошибки Диапазона сигнала Поиска и устранения неисправностей.	Переполнение переносится к соответствующему значению, которое является представимым, по условию вводят.	Максимальное значение, что `int8` (8-битное целое число со знаком) тип данных может представлять, 127. Любой результат блочной операции, больше, чем это максимальное значение, вызывает переполнение 8-битного целого числа. Со снятым флажком программное обеспечение интерпретирует вызывающее переполнение значение как `int8`, который может привести к непреднамеренному результату. Например, результат блока 130 (двоичный файл 1000 0010) описанный как `int8`,-126.

Установите этот флажок.

Ваша модель имеет возможное переполнение, и вы хотите явную защиту насыщения в сгенерированном коде.

Переполнение насыщает или к минимальному или к максимальному значению, которое может представлять тип данных.

Максимальное значение, что int8 (8-битное целое число со знаком) тип данных может представлять, 127. Любой результат блочной операции, больше, чем это максимальное значение, вызывает переполнение 8-битного целого числа. С установленным флажком блок выход насыщает в 127. Точно так же блок выход насыщает в минимальном выходном значении-128.

Не устанавливайте этот флажок.

Вы хотите оптимизировать КПД своего сгенерированного кода.

Вы не хотите чрезмерно определять, как блок обрабатывает сигналы из области значений. Для получения дополнительной информации смотрите Ошибки Диапазона сигнала Поиска и устранения неисправностей.

Переполнение переносится к соответствующему значению, которое является представимым, по условию вводят.

Максимальное значение, что int8 (8-битное целое число со знаком) тип данных может представлять, 127. Любой результат блочной операции, больше, чем это максимальное значение, вызывает переполнение 8-битного целого числа. Со снятым флажком программное обеспечение интерпретирует вызывающее переполнение значение как int8, который может привести к непреднамеренному результату. Например, результат блока 130 (двоичный файл 1000 0010) описанный как int8,-126.

Когда вы устанавливаете этот флажок, насыщение применяется к каждой внутренней операции на блоке, не только выходу или результату. Обычно, процесс генерации кода может обнаружить, когда переполнение не возможно. В этом случае генератор кода не производит код насыщения.

Программируемое использование

Параметры блоков: DoSatur

Ввод: символьный вектор

Значение: 'off' | 'on'

Значение по умолчанию: 'off'

Примеры модели

Exploring the Solver Jacobian Structure of a Model

Исследование структуры якобиана решателя модели

Пример показывает, как использовать Simulink®, чтобы исследовать шаблон разреженности якобиана решателя и связь между шаблоном разреженности якобиана решателя и зависимостью между компонентами физической системы. Используется модель Simulink, которая моделирует синхронизацию трех метрономов, помещенных в свободную движущуюся основу.

Открытая модель

Характеристики блока

Типы данных	`double` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Bias

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор

Параметры

`Bias` — Возместите, чтобы добавить к входному сигналу
0.0 (значение по умолчанию) | `scalar` | `vector`

Программируемое использование

`Saturate on integer overflow` — Выберите поведение, когда целочисленное переполнение произойдет
`off` (значение по умолчанию) | `on`

Программируемое использование

Примеры модели

Исследование структуры якобиана решателя модели

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Bias

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор

Вывод

Port_1 — Выходной сигнал скаляр | вектор

Параметры

Bias — Возместите, чтобы добавить к входному сигналу0.0 (значение по умолчанию) | scalar | vector

Программируемое использование

Saturate on integer overflow — Выберите поведение, когда целочисленное переполнение произойдет off (значение по умолчанию) | on

Программируемое использование

Примеры модели

Исследование структуры якобиана решателя модели

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор

`Port_1` — Выходной сигнал
скаляр | вектор

`Bias` — Возместите, чтобы добавить к входному сигналу
0.0 (значение по умолчанию) | `scalar` | `vector`

`Saturate on integer overflow` — Выберите поведение, когда целочисленное переполнение произойдет
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.