Decrement Stored Integer

Уменьшите сохраненное целочисленное значение сигнала на единицу

расширьте все на странице

Библиотека:
Simulink / Additional Math & Discrete / Дополнительная Математика: Шаг - Декремент
HDL Coder / Математические операции

Описание

Блок Decrement Stored Integer уменьшает сохраненное целочисленное значение сигнала одним.

Сигналы с плавающей точкой также уменьшают на единицу, и переполнение всегда переносится.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Входной сигнал в виде скаляра, вектора или матрицы.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Выход является сохраненным целочисленным значением уменьшенного на единицу входного сигнала. Сигналы с плавающей точкой также уменьшают на единицу, и переполнение всегда переносится. Выход имеет совпадающий тип данных и размерности как вход.

Примеры модели

Increment and Decrement Stored Integer Values

Шаг и декрементные сохраненные целочисленные значения

Увеличьте и уменьшите сохраненное целочисленное значение сигнала одним.

Открытая модель

Характеристики блока

Типы данных	`double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генератор кода явным образом не группирует примитивные блоки, которые составляют неатомарный блок подсистемы маскированный в сгенерированном коде. Эта гибкость допускает более эффективную генерацию кода. В определенных случаях можно достигнуть группировки путем конфигурирования блока подсистемы маскированного, чтобы выполниться как атомарный модуль путем выбирания опции Treat as atomic unit.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Темы

Числа фиксированной точки

Представлено до R2006a

Документация Simulink

Поддержка

Сообщество Экспонента

Документация