Reshape
Измените размерность сигнала
- Библиотека:
Simulink / Математические операции
HDL Coder / Математические операции
Описание
Блок Reshape изменяет размерность входного сигнала к размерности, которую вы задаете, с помощью параметра Output dimensionality. Например, можно использовать блок, чтобы изменить N - вектор элемента к 1 N или N-by-1 матричный сигнал.
Порты
Входной параметр
Port_1 — Входной сигнал
скаляр | вектор | матрица
Входной сигнал, размерности которого изменяются на основе параметра Output dimensionality.
Типы данных: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus
Вывод
Port_1 — Выходной сигнал
скаляр | вектор | матрица
Выходной сигнал, созданный с размерностями, заданными в параметре Output dimensionality.
Типы данных: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus
Параметры
Output dimensionality — Размерности выходного сигнала
1-D array (значение по умолчанию) | Column vector (2-D) | Row vector (2-D) | Customize | Derive from reference input port
Задайте размерность выходного сигнала.
| Выведите размерность | Описание |
|---|---|
|
1D массив | Преобразует многомерный массив в вектор (1D массив) сигнал массивов. Выходной вектор состоит из первого столбца входной матрицы, сопровождаемой вторым столбцом и так далее. (Эта опция оставляет векторный вход без изменений.) |
|
Вектор-столбец | Преобразует вектор, матрицу или многомерный входной сигнал к матрице столбца, M-by-1 матрица, где M является числом элементов во входном сигнале. Для матриц преобразование сделано в порядке развертывания по столбцам. Для многомерных массивов преобразование сделано по первому измерению. |
|
Вектор-строка | Преобразует вектор, матрицу или многомерный входной сигнал к матрице строки, 1 N матрицей, где N является числом элементов во входном сигнале. Для матриц преобразование сделано в порядке развертывания по столбцам. Для многомерных массивов преобразование сделано по первому измерению. |
|
Настроить |
Преобразует входной сигнал в выходной сигнал, размерности которого вы задаете, с помощью Выходного параметра размерностей. |
|
Выведите из ссылочного входного порта | Создает второй входной порт, Ref, на блоке. Выводит размерности выходного сигнала размерностей входа сигнала к Касательно входного порта. Выбирание этой опции отключает параметр Output dimensions. Когда вы выбираете этот параметр, входные сигналы и для портов импорта, U и для Ref, должны иметь тот же режим выборки (основанный на выборке или основанный на системе координат). |
Программируемое использование
Параметры блоков: OutputDimensionality |
| Ввод: символьный вектор |
Значение: '1-D array' | 'Column vector (2-D)' | 'Row vector (2-D)' | 'Customize' | 'Derive from reference input port' |
Значение по умолчанию: '1-D array' |
Output dimensions — Пользовательские размерности выходного сигнала
[1,1] [integer] | [integer,integer]
Задайте размерности для выходного сигнала. Значение может быть одним - или многоэлементный вектор. Значение [N] выводит вектор из размера N. Значение [M N] выводит M- N матрица. Число элементов входного сигнала должно совпадать с числом элементов, заданным Выходным параметром размерностей. Для многомерных массивов преобразование сделано по первому измерению.
Зависимость
Чтобы включить этот параметр, установите Output dimensionality на Customize.
Программируемое использование
Параметры блоков: OutputDimensions |
| Ввод: символьный вектор |
Значение: '[integer,intger]' | |
Значение по умолчанию: '[1,1]' |
Характеристики блока
Типы данных |
|
Прямое сквозное соединение |
|
Многомерные сигналы |
|
Сигналы переменного размера |
|
Обнаружение пересечения нулем |
|
Расширенные возможности
Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.
Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.
HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.
Этот блок имеет одну, архитектуру HDL по умолчанию.
| ConstrainedOutputPipeline | Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. |
| InputPipeline | Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. |
| OutputPipeline | Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. |
Этот блок поддерживает генерацию кода для комплексных сигналов.
Для этого блока HDL Coder генерирует код с помощью FOR-GENERATE цикл, когда вы устанавливаете выходной язык на VHDL®.
Развернутый код цикла сгенерирован, когда выходным языком является Verilog®. Для получения дополнительной информации смотрите, Разворачивают Для - Генерируют Циклы в коде VHDL (HDL Coder)