Wrap To Zero

Обнулите вывод, если вход выше порога

Библиотека:
Simulink / Разрывы
HDL Coder / Разрывы

Описание

Блок Wrap To Zero обнуляет выход, когда вход выше значения Threshold. Когда вход меньше чем или равен Threshold, затем выход равен входу.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор

Входной сигнал в виде скаляра или вектора. Значения сигналов равняются или больше, чем значение Threshold обнуляются.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор

Набор выходного сигнала к значению входного сигнала или нулю. Тип данных выхода является совпадающим типом данных как входом.

Совет

Если тип входных данных не может представлять нуль, переполнение параметра происходит. Чтобы обнаружить это переполнение, перейдите к панели Diagnostics > Data Validity диалогового окна Configuration Parameters и установите Parameters > Detect overflow на warning или error.

Параметры

развернуть все

Чтобы отредактировать параметры для блока Wrap to Zero, дважды кликните значок блока.

`Threshold` — Порог для вывода нуля
255 (значение по умолчанию) | скаляр

Пороговое значение для того, чтобы обнулить выходное значение.

Программируемое использование

Параметры блоков: Threshold

Ввод: символьный вектор

Значения: scalar

Значение по умолчанию: '255'

Характеристики блока

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Входной сигнал и параметр Threshold должны иметь равный размер. Например, если вход является двумерным вектором, Threshold должен также быть двумерным вектором.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Saturation | Saturation Dynamic

Представлено до R2006a

Документация Simulink

Поддержка

Сообщество Экспонента

Документация

Wrap To Zero

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор

Вывод

Port_1 — Выходной сигнал скаляр | вектор

Параметры

Threshold — Порог для вывода нуля255 (значение по умолчанию) | скаляр

Программируемое использование

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор

`Port_1` — Выходной сигнал
скаляр | вектор

`Threshold` — Порог для вывода нуля
255 (значение по умолчанию) | скаляр

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.