Введение

Чтобы инвертировать входящий видеопоток из источника HDMI (RX), логика FPGA пишет видеокадрам линию за один раз к внешней памяти. Позже, логика FPGA читает сохраненное изображение назад, линия за один раз в обратном порядке, таким образом инвертируя изображение вертикально. Видеокадр чтения затем отправляется в HDMI (TX). Видеокадры хранятся в буфере пинг-понга в PL-DDR, который включает независимую запись памяти и операции чтения. Отдельное, PS-DDR используется для хранения видеокадров во время передачи данных к HDMI. Схема ниже подсвечивает полный поток данных.

Моделирование

В топ-модели, soc_video_flipping_top логика FPGA соединяется с внешней памятью и HDMI В / блоках.

soc_video_flipping_fpga модель включает логику FPGA. Это соединяется как модель, на которую ссылаются, от топ-модели. Это изображение показывает содержимое подсистемы VideoFlipping в soc_video_flipping_fpga модели.

Логика FPGA состоит из четырех ключевых компонентов:

В аппаратной реализации Tx HDMI включает два кадровых буфера DMA и один контроллер синхронизации видео (VTC) для устойчивого и бесплатного видео слезы выход. DMAs может отправить противодавление в DUT, когда контроллер памяти занят другим чтением или транзакциями записи. В модели FPGA противодавление сигнализирует о hdmiOutputReady установлен во всегда верный для симуляции только (который указывает, что контроллер памяти всегда доступен). На практике этот сигнал часто переключается между высоким и низким. Блок Read FIFO в DUT используется, чтобы обработать это противодавление.

Симуляция

Требование полосы пропускания памяти должно быть рассмотрено при разработке приложения, которое взаимодействует через интерфейс с внешней памятью. Каков уровень, которому необходимо передать данные удовлетворить требованиям алгоритма? А именно, для приложений видения, каковы формат кадра и частота кадров, которую необходимо смочь обеспечить?

Для выбранной платы ZC706 контроллер PL DDR сконфигурирован с 64-битным интерфейсом AXI4-Slave, достигающим 200 МГц. Получившаяся полоса пропускания составляет 1 600 Мбайт/с. Давайте сначала оценим, если полоса пропускания памяти достаточна, чтобы обеспечить 1920x1080p видеопоток на уровне 60 кадров в секунду. Когда формат видео является YCbCr 4:2:2, мы требуем 2 байт на пиксель. Однако для чтения DUT AXI4 и записи, каждый пиксель дополнен нулем к 4 байтам, это приравнивается к требованию пропускной способности

Расчетная пропускная способность удовлетворяет требованию полосы пропускания.

Чтобы симулировать случай на 1 080 пунктов 60 футов в секунду, запустите следующую команду и затем симулируйте модель

soc_video_flipping_set_parameters("1080p")

Выход показывают как ниже.

Если вы хотите смоделировать другой DUT доступ к той же внешней памяти, можно использовать блок генератора трафика памяти, чтобы симулировать конкуренцию перед реализацией, таким образом, можно сэкономить усилия на аппаратной отладке. В этой модели, двух блоках генератора трафика памяти, Contention Write и Contention Read блокируйтесь, моделируются, чтобы подражать транзакциям AXI другого кадрового буфера. Пропускная способность двух генераторов трафика памяти вычисляется как

Общая необходимая полоса пропускания контроллера памяти - Который меньше ее максимальной полосы пропускания 1 600 Мбайт/с. Не прокомментируйте блок Contention Write и Contention Read, симулируйте модель для 1080P снова, выход является teared в нижней части. Вы также получите утверждение блоком 'soc_video_flipping_fpga/VideoFlipping/Assertion', что система координат пропущена.

Симуляция показывает, что контроллер памяти не может удовлетворить требование полосы пропускания для DUT и генераторов трафика памяти. Вы, возможно, должны рассмотреть сокращение разрешения системы координат или создание алгоритм DUT более эффективный, например, реализация упаковывает/распаковывает пиксель YCbCr на 16 битов к 32 битам кроме нулевого дополнения.

Топ-модель запускается в Режиме Accelerator по умолчанию. Если вы хотите смотреть записанные данные в Logic Analyzer, изменить топ-модель в Режим normal mode. Лучше симулировать с 480 пунктами или меньшим форматом кадра для более быстрых результатов.

Реализация

Следующие продукты требуются для этого раздела:

Перед реализацией,

soc_video_flipping_set_parameters("1080p")

Чтобы реализовать модель на поддерживаемой плате SoC используют инструмент SoC Builder. Убедитесь, что вы установили требуемые продукты и программное обеспечение поставщика FPGA перед реализацией. Открыть Разработчика SoC нажатие кнопки, кнопка Configure, Build, & Deploy в панели инструментов и выполнить эти шаги:

Синтез FPGA может занять больше чем 30 минут, чтобы завершиться. Чтобы сэкономить время, можно использовать обеспеченный предсгенерированный поток битов путем выполнения этих шагов.

copyfile(fullfile(matlabshared.supportpkg.getSupportPackageRoot,'toolbox','soc','supportpackages','xilinxsoc','xilinxsocexamples','bitstreams','soc_video_flipping_top-zc706.bit'), './soc_prj');

Четыре светодиода на ZC706 управляются сигналами и могут использоваться для отладки проекта:

Заключение

Этот пример показывает моделирование Основных интерфейсов AXI4 для доступа к внешней памяти случайным способом с помощью SoC Blockset. Можно использовать этот метод для приложений видения модели, включающих внешнюю память. Одним таким примером является Контрастная Ограниченная Адаптивная Эквализация Гистограммы с Внешней памятью, которая создает далее на этом примере.