FFT 1536

Вычисляет быстрое преобразование Фурье (FFT) для полосы пропускания передачи стандарта LTE 15 МГц

Библиотека:
Wireless HDL Toolbox / Модуляция

Описание

Блок FFT 1536 спроектирован, чтобы поддержать полосу пропускания передачи стандарта LTE 15 МГц. Этот блок используется в блочной операции LTE OFDM Demodulator. Блок принимает входные данные, наряду с допустимым управляющим сигналом и выходными параметрами, передающими данные потоком с samplecontrol шина.

Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода.

Порты

Входной параметр

развернуть все

`data` — Входные данные
скаляр действительных или комплексных чисел

Входные данные в виде скаляра действительных или комплексных чисел.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Чем больше дробные биты, которые вы обеспечиваете во входном размере слова, тем лучше точность вы получаете в выходе.

Типы данных: double | single | int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`valid` — Указывает на допустимые входные данные
скаляр

Указывает, допустимы ли входные данные. Когда входом valid является 1 (TRUE), блок получает значение на порте входа data. Когда входом valid является 0 (FALSE), блок игнорирует выборки входа data.

Типы данных: Boolean

`reset` — Сбросьте управляющий сигнал
скаляр

Когда этим значением является 1 (TRUE), блок останавливает текущее вычисление и очищает все внутренние состояния.

Зависимости

Чтобы включить этот порт, выберите параметр Enable reset input port.

Типы данных: Boolean

Вывод

развернуть все

`data` — Выходные данные канала частоты
скаляр действительных или комплексных чисел

Выходные данные канала частоты, возвращенные как скаляр действительных или комплексных чисел.

Когда вход имеет fixed point тип данных, тип выходных данных совпадает с типом входных данных. Когда вход имеет целочисленный тип, тип выходных данных имеет fixed point ввод.

Типы данных: double | single | int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

Параметры

развернуть все

Основной

`Complex multiplication` — Реализация HDL
`Use 3 multipliers and 5 adders` (значение по умолчанию) | `Use 4 multipliers and 2 adders`

Задает комплексный тип множителя для реализации HDL. Каждое умножение реализовано любой с Use 3 multipliers and 5 adders или с Use 4 multipliers and 2 adders. Скорость реализации зависит от инструмента синтеза и целевого устройства, которое вы используете.

`Rounding method` — Режим Rounding для внутренних вычислений фиксированной точки
`Floor` (значение по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

Задает тип округления метода для внутренних вычислений фиксированной точки. Для получения дополнительной информации об округлении методов, смотрите Округление Режимов (DSP System Toolbox). Когда вход является любым целым числом или типом данных с фиксированной точкой, этот блок использует вычисления с фиксированной точкой для внутренних вычислений. Этот параметр не применяется, когда входными данными является single или double.

`Normalize butterfly output` — Выведите нормализацию
`off` (значение по умолчанию) | `on`

Когда вы выбираете этот параметр, блок делит выход на 1 536. Эта опция полезна, когда это необходимо, выход блока, чтобы остаться в той же амплитудной области значений как ее вход. Вы требуете этой опции, когда вход имеет fixed point ввод.

Когда вы выбираете этот параметр, выходные увеличения размера слова на 2 бита и когда вы очищаете этот параметр выходные увеличения размера слова на 11 битов.

Порты управления

`Enable reset input port` — Дополнительный сигнал сброса
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить порт reset.

Примеры модели

Application of FFT 1536 block in LTE OFDM Demodulation

Приложение блока FFT 1536 в LTE Демодуляция OFDM

Используйте блок FFT 1536 в LTE демодуляция OFDM.

Алгоритмы

развернуть все

Чтобы спроектировать блок FFT 1536, основание, 3 алгоритма децимации вовремя (DIT) реализованы. Входная последовательность x (n) для всего n = {0,1,2.... 1535} разделен на три последовательности DIT, x (3n), x (3n+1), x (3n+2) для всего n = {0,1,2.... 511}.

Это уравнение задает БПФ 1 536 расчетов данной последовательности x (n).

$x (k) = \sum_{n = 0}^{1535} x (n) W_{1536}^{n k}; k = 0, 1, 2, ..., 1535$

Уравнение может быть реализовано путем деления его в три части, где P (k), Q (k), R (k) являются N/3 (БПФ 512) БПФ точки x (3n), x (3n+1) и x (3n+2), соответственно. Здесь, N = 1536, и k = 0,1,2....., 511.

$x (k) = P (k) + W_{N}^{k} Q (k) + W_{N}^{2 k} R (k)$

$x (k + N / 3) = P (k) + W_{3}^{1} W_{N}^{k} Q (k) + W_{3}^{2} W_{N}^{2 k} R (k)$

$x (k + 2 N / 3) = P (k) + W_{3}^{2} W_{N}^{k} Q (k) + W_{3}^{1} W_{N}^{2 k} R (k)$

Эта схема показывает внутреннюю архитектуру блока и как входные потоки последовательности через компоненты блока.

Входная последовательность x (n) демультиплексируется в три последовательности DIT, x (3n), x (3n+1), x (3n+2), каждая длина 512. Три памяти сначала введенного сначала выведенного (FIFO) хранит эти последовательности. Эти последовательности DIT сериализируются и передаются потоком через блок FFT 512.

Задержка

Это изображение показывает выходную форму волны блока, когда управляется с параметрами конфигурации по умолчанию. Блок обеспечивает выходные данные после задержки 3 180 тактов. Продолжительность выходных данных между start (Ctrl.(1)) и end (Ctrl.(2)), о котором сигнализирует элемент управления выводом, является 1 536 тактами.

Производительность

Эффективность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза. Эта таблица показывает, что результаты синтеза данных ресурсов и данных о производительности блока с параметрами конфигурации по умолчанию, наряду с функцией нормализации включили, и с входные данные в fixdt(1,17,15) формат. Сгенерированный HDL предназначен к Xilinx^® Zynq^® Плата XC7Z045-FFG900-2 FPGA. Проект достигает тактовой частоты 355 МГц.

Ресурс	Используемый номер
LUTs	7330
Регистры	9325
Блокируйте RAM	18
DSPS	36

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для Simulink^® акселератор и быстрые режимы Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem (HDL Coder).

Документация

FFT 1536

Описание

Порты

Входной параметр

`data` — Входные данные
скаляр действительных или комплексных чисел

`valid` — Указывает на допустимые входные данные
скаляр

`reset` — Сбросьте управляющий сигнал
скаляр

Зависимости

Вывод

`data` — Выходные данные канала частоты
скаляр действительных или комплексных чисел

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Параметры

Основной

`Complex multiplication` — Реализация HDL
`Use 3 multipliers and 5 adders` (значение по умолчанию) | `Use 4 multipliers and 2 adders`

`Rounding method` — Режим Rounding для внутренних вычислений фиксированной точки
`Floor` (значение по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

`Normalize butterfly output` — Выведите нормализацию
`off` (значение по умолчанию) | `on`

Порты управления

`Enable reset input port` — Дополнительный сигнал сброса
`off` (значение по умолчанию) | `on`

Примеры модели

Приложение блока FFT 1536 в LTE Демодуляция OFDM

Алгоритмы

Задержка

Производительность

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Документация Wireless HDL Toolbox

Поддержка

Документация

FFT 1536

Описание

Порты

Входной параметр

data — Входные данные скаляр действительных или комплексных чисел

valid — Указывает на допустимые входные данные скаляр

reset — Сбросьте управляющий сигнал скаляр

Зависимости

Вывод

data — Выходные данные канала частоты скаляр действительных или комплексных чисел

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Параметры

Основной

Complex multiplication — Реализация HDL Use 3 multipliers and 5 adders (значение по умолчанию) | Use 4 multipliers and 2 adders

Rounding method — Режим Rounding для внутренних вычислений фиксированной точки Floor (значение по умолчанию) | Ceiling | Convergent | Nearest | Round | Zero

Normalize butterfly output — Выведите нормализацию off (значение по умолчанию) | on

Порты управления

Enable reset input port — Дополнительный сигнал сброса off (значение по умолчанию) | on

Примеры модели

Приложение блока FFT 1536 в LTE Демодуляция OFDM

Алгоритмы

Задержка

Производительность

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Документация Wireless HDL Toolbox

Поддержка

`data` — Входные данные
скаляр действительных или комплексных чисел

`valid` — Указывает на допустимые входные данные
скаляр

`reset` — Сбросьте управляющий сигнал
скаляр

`data` — Выходные данные канала частоты
скаляр действительных или комплексных чисел

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`Complex multiplication` — Реализация HDL
`Use 3 multipliers and 5 adders` (значение по умолчанию) | `Use 4 multipliers and 2 adders`

`Rounding method` — Режим Rounding для внутренних вычислений фиксированной точки
`Floor` (значение по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

`Normalize butterfly output` — Выведите нормализацию
`off` (значение по умолчанию) | `on`

`Enable reset input port` — Дополнительный сигнал сброса
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.