Генерация HDL-кода от фиксированной точки проект MATLAB®, который готов к генерации кода.

Запустите с проекта с плавающей точкой в MATLAB, итеративно сходитесь на эффективном проекте фиксированной точки в MATLAB и проверьте числовую точность сгенерированного проекта фиксированной точки.

Достигните своей желаемой числовой точности при преобразовании фиксированной точки код MATLAB® в код с плавающей точкой с помощью HDL Workflow Advisor.

Работа с файлами, сгенерированными во время преобразования из плавающей запятой в фиксированную запятую.

Достигните своей желаемой числовой точности при преобразовании фиксированной точки код MATLAB® в код с плавающей точкой с помощью статического анализа области значений, который помогает вычислить выведенные области значений переменных из областей значений проекта.

Генерация кода MATLAB из проекта MATLAB® с плавающей точкой, который не готов к генерации кода. Мы используем функцию 'coder.approximate', чтобы сгенерировать основанную на интерполяционной таблице функцию MATLAB. Эта недавно сгенерированная функция готова к генерации HDL-кода (не показанный в этой демонстрации).

Работа с проектами MATLAB® HDL Coder™.

Работа с проектами MATLAB® HDL Coder™ сгенерировать HDL из проектов MATLAB.

Генерация HDL-кода из проекта MATLAB® с плавающей точкой, который не готов к генерации кода на двух шагах. Сначала мы используем float2fixed процесс преобразования, чтобы сгенерировать основанную на интерполяционной таблице функцию MATLAB замены. Затем эта новая заменяющая функция MATLAB используется, чтобы сгенерировать HDL-код. Однако эти два шага непрозрачны пользователю из-за пути float2fixed, и HDL Coder MATLAB вызываются.

Сгенерируйте HDL-код из кода MATLAB®, который содержит Системные объекты.

Сгенерируйте блок MATLAB function из проекта MATLAB® для системной симуляции, генерации кода и программирования FPGA в Simulink®.

Сгенерируйте HDL-код из проекта MATLAB, реализующего алгоритм обнаружения ребра Sobel.

Программируйте автономный FPGA со своим проектом MATLAB, с помощью рабочего процесса Тюремщика FPGA.

Используйте MATLAB® HDL Workflow Advisor, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на плате FPGA. Сгенерированное ядро IP может использоваться на платформе Xilinx® Zynq®, или на любом FPGA Xilinx с процессором MicroBlaze.

Используйте распределенную оптимизацию конвейеризации и развертывания цикла в HDL Coder, чтобы оптимизировать тактовую частоту.

Используйте оптимизацию отображения RAM в HDL Coder™, чтобы сопоставить персистентные матричные переменные с блоком RAM в оборудовании.

Используйте оптимизацию разделения ресурсов в HDL Coder™. Эта оптимизация идентифицирует функционально эквивалентные операции множителя в коде MATLAB® и совместно использует их в порядке оптимизировать область проектирования. Вы управляете количеством множителей, которые будут совместно использованы в проекте.

Используйте оптимизацию потоковой передачи цикла уровня проекта в HDL Coder™, чтобы оптимизировать область.

Выполните оптимизацию области уровня проекта в HDL Coder путем преобразования постоянных множителей в сдвиги, и добавляет методы канонической цифры со знаком (CSD) использования.

Используйте HDL Workflow Advisor, чтобы запустить рабочие процессы HDL от командной строки и 'Экспорта в скрипт' функциональность, чтобы создать скрипт файла MATLAB.

Сохраните свои настройки целевого компьютера в модели Simulink®. Этот пример также показывает различные способы, которыми можно экспортировать, изменить и импортировать настройки целевого компьютера. Этот пример использует платформу Xilinx Zynq, но таким же образом, можно сохранить настройки целевого компьютера в моделях, которые предназначаются для устройств Intel SoC, Тюремщика FPGA и плат ввода-вывода FPGA Simulink Real-Time.

Иллюстрирует как к:

Используйте MATLAB® HDL Workflow Advisor, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на плате FPGA. Сгенерированное ядро IP может использоваться на платформе Xilinx® Zynq®, или на любом FPGA Xilinx с процессором MicroBlaze.

Пример, который показывает, как добавить тестовые точки в сигналы в вашей модели и отладить эти сигналы в сгенерированном HDL-коде.

Изучите различные проекты в качестве примера, которые используют несколько частот дискретизации с Генерацией Ядра IP worklflow.

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе SoC HDL Coder™. Используя этот пример, вы сможете указать макетную плату Digilent® Zybo Zynq™ и пользовательский исходный проект в HDL Workflow Advisor для рабочего процесса Zynq.

Как к:

В этом примере это проиллюстрировано как к:

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе Intel HDL Coder™ SoC. Используя этот пример, вы сможете указать комплект разработчика Terasic DE1-SoC и пользовательский исходный проект в HDL Workflow Advisor для рабочего процесса Intel SoC.

Используйте HDL Coder™, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на оценочном комплекте Xilinx® Zynq® ZC702 и показывает, как использовать Embedded Coder®, чтобы сгенерировать код С, который работает на процессоре ARM®, чтобы управлять частотой мигания LED.

Используйте программное обеспечение HDL Coder™, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на оценочном комплекте Xilinx® Zynq UltraScale + MPSoC ZCU102 и показывает, как использовать Embedded Coder®, чтобы сгенерировать код С, который работает на процессоре ARM®, чтобы управлять частотой мигания LED.

Используйте интерфейс AXI4-Stream, чтобы включить скоростную передачу данных между процессором и FPGA на оборудовании Zynq.

Используйте AXI4-потоковый Видеоинтерфейс, чтобы включить скоростную потоковую передачу видео на сгенерированном ядре IP HDL.

Как к:

В этом примере мы иллюстрируем как к:

Отладьте проект Zynq с помощью функций Embedded Coder® и HDL Coder™.

Отладьте сгенерированное Ядро IP HDL Coder использование функции Сбора данных FPGA HDL Verifier.

Используйте HDL Coder™, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на оценочном комплекте Arrow® SoCKit® и показывает, как использовать Embedded Coder®, чтобы сгенерировать код С, который работает на процессоре ARM®, чтобы управлять частотой мигания LED.

Иллюстрирует как к:

Синтезируйте и сгенерируйте поток битов FPGA из simscape модели и загрузите поток битов на цель ввода-вывода Speedgoat для реализации HIL.

Как выбор и выполнение автоматизированная генерация кода и рабочий процесс синтеза для целевого устройства Speedgoat

Как развернуть сгенерированный HDL-код от моделей Simscape до модулей Speedgoat IO.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. А именно, этот пример будет использовать плату Xilinx Kintex-7 KC705, и мягкий процессор MicroBlaze™, запускающий LightWeightIP, (lwIP) базировался, сервер встроенного программного обеспечения TCP/IP в исходном проекте, чтобы получить доступ к HDL Coder™ сгенерировал регистры DUT отовсюду в связанной сети. Далее, этот пример также подсветит различие между доступом к данным из набора регистров, реализованных как несколько скалярных портов и набором регистров, реализованных как один векторный порт.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример будет использовать MATLAB в качестве Ведущего IP AXI от HDL Verifier™ и Xilinx, Ведущее устройство JTAG, чтобы получить доступ к HDL Coder™ сгенерировало регистры DUT. Для MATLAB как Ведущее устройство AXI можно получить доступ к регистрам DUT из MATLAB непосредственно. Для Ведущего устройства JTAG Xilinx можно получить доступ к использованию регистров DUT Консоль Vivado Tcl путем записи команд Tcl. Проект FPGA реализован на плате Xilinx Kintex-7 KC705.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Intel® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример использует MATLAB в качестве Ведущего IP AXI от HDL Verifier™ или Intel Qsys™, JTAG к IP Авэлон Мэстер-Бридж, чтобы получить доступ к HDL Coder™ сгенерировал регистры. MATLAB как Ведущее устройство AXI обеспечивает доступ к регистрам FPGA из MATLAB непосредственно. Когда вы используете Intel Qsys™ JTAG для IP Авэлон Мэстер-Бридж, можно получить доступ к использованию регистров FPGA команды Tcl в Системной Консоли Qsys. Проект FPGA реализован на Стрелке ДЕКА МАКС 10 оценочных комплектов FPGA.