Как MATLAB® может использоваться в качестве испытательного стенда для компонента HDL. Мы компилируем фильтр нижних частот HDL и затем тестируем его с помощью matlabtb.

Иллюстрирует рабочий ModelSim® или Incisive® HDL Simulator в пакетном режиме, чтобы протестировать компонент HDL с испытательным стендом MATLAB®. На этой демонстрации мы компилируем фильтр нижних частот HDL - разработанный и сгенерированный с Filter Design HDL Coder™ - и затем тестируем его ответ с помощью функции HDL Verifier™ matlabtb. Целый cosimulation выполняется в пакетном режиме.

Это, которое показывают примеры, как MATLAB® может использоваться, чтобы реализовать компонент фильтра, используемый в модели HDL. Пример компилирует осциллятор VHDL/Verilog, задает компонент фильтра, который моделируется с помощью MATLAB и запускает симуляцию HDL. Этот пример требует, чтобы временная директория сгенерировала рабочий ModelSim VHDL или Острый проект Verilog. После создания проекта HDL этот пример запускает симулятор HDL (это требует доступа к ModelSim/Incisive из командной строки). Этот пример использует общую память, чтобы завершить ссылку и поэтому требует, чтобы симулятор HDL был на том же компьютере как MATLAB. Если проект скомпилирован, симуляция может быть запущена из ModelSim/Incisive.

Пример Приемника манчестерского кода показывает, как использовать HDL Verifier™, чтобы разработать, протестировать и проверить модель VHDL Manchester Receiver с возможностями восстановления тактового сигнала.

MODSIMSPECDISP показывает, как MATLAB® может использоваться, чтобы реализовать компонент VHDL, который используется, чтобы отобразить спектр сигнала из проекта VHDL в ModelSim®. Этот пример компилирует источник VHDL, содержащий частоту, скачкообразно перемещающую синусоиду, питающую фильтр lowpass, и задает компонент отображения спектра в MATLAB. Компонент MATLAB буферизует свои входные параметры в кадры 128 выборок и отображает спектры неотфильтрованных и отфильтрованных сигналов, когда симуляция запускается. Этот пример требует, чтобы временная рабочая директория сгенерировала рабочий проект ModelSim VHDL. После создания проекта VHDL этот пример запускает ModelSim (это требует доступа к ModelSim из командной строки). Этот пример использует общую память, чтобы завершить ссылку и поэтому требует, чтобы ModelSim был на том же компьютере как MATLAB. Если проект скомпилирован, симуляция может быть запущена из ModelSim.

Используйте Системные объекты MATLAB® и Наставника Graphics® ModelSim®/QuestaSim® или Cadence® Incisive®/Xcelium® к cosimulate Декодер Витерби, реализованный в VHDL.

Используйте HDL Verifier™ в сочетании с Mentor Graphics ModelSim®/QuestaSim® или Тактовым сигналом Incisive®/Xcelium®, чтобы проверить HDL-код для Декодера Витерби фиксированной точки.

Иллюстрирует различные настройки Timescale в блоке HDL Cosimulation и объясняет, как они влияют на временную зависимость Simulink® и симулятора HDL. Мы используем простую модель проверки четности Verilog, чтобы показать временную зависимость Simulink и симулятора HDL (ModelSim® или Incisive®) используемый для cosimulation.

Иллюстрирует валидацию реализации HDL скремблера с 6 порядками. Скремблер используется в системах связи, чтобы рандомизировать переходы в переданном сигнале путем перестановки битов. Одна цель бороться состоит в том, чтобы уменьшать длину строк 0s или 1 с в переданном сигнале, поскольку длинная строка 0s или 1 с может вызвать проблемы синхронизации передачи. Скремблирование может также использоваться в качестве дешевого метода шифрования. Этот пример состоит из двух моделей. Первая модель (scrambler_frame) подтверждает реализацию HDL, и вторая модель (scrambler_fsk) использует скремблер HDL в качестве части канала связи.

Иллюстрирует использование MATLAB®, чтобы запустить симулятор HDL в пакетном режиме и выполнении cosimulation с Simulink® с помощью блока HDL Verifier™ HDL Cosimulation.

Верификация Манчестерского энкодера с помощью HDL Verifier с Simulink. Манчестерское кодирование является простой схемой модуляции, которая преобразовывает основополосные цифровые данные в закодированную форму волны без компонента DC. Наиболее широко известное приложение этого метода является Ethernet.

Верификация Манчестерского энкодера. Манчестерское кодирование является простой схемой модуляции, которая преобразовывает основополосные цифровые данные в закодированную форму волны без компонента DC. Наиболее широко известное приложение этого метода является Ethernet.

Моделирует цифровой получатель закодированных данных Манчестера. Манчестерское кодирование является простой схемой модуляции, которая преобразовывает основополосные цифровые данные в закодированную форму волны без компонента DC. Наиболее широко известное приложение этого метода является Ethernet.

Верификация Манчестерского энкодера с помощью смешанных языков HDL, VHDL и Verilog. Манчестерское кодирование является простой схемой модуляции, которая преобразовывает основополосные цифровые данные в закодированную форму волны без компонента DC. Наиболее широко известное приложение этого метода является Ethernet.

И объясняет "Нисходящую" методологию проектирования, к которой применяются Алгоритм обнаружения Ребра Sobel. Алгоритм обнаружения Ребра Sobel является популярным все же простым алгоритмом обнаружения ребра и является особым вниманием этого примера. С этим примером вы будете учиться: Как Simulink® позволяет вам разрабатывать алгоритм цифровой обработки сигналов (DSP) в уровне системы.

Иллюстрирует отношение шагов расчета Simulink® к часам HDL и сбросу при помощи HDL Verifier™ к cosimulate простой синхронный модуль проверки четности Verilog. Пример также содержит следующее: Объясняет, как разовые дельтой итерации в симуляторе HDL (ModelSim® или Incisive®) могут влиять на результаты cosimulation

Используйте Системный объект MATLAB и FPGA, чтобы проверить проект уровня межрегистровых пересылок (RTL) Быстрого преобразования Фурье (FFT) размера 8 записанных в Verilog. БПФ обычно используется в цифровой обработке сигналов, чтобы произвести плотность распределения сигнала.

Используйте Системные объекты MATLAB® и FPGA в цикле, чтобы моделировать Декодер Витерби, реализованный в VHDL на FPGA.

FPGA использования в цикле (FIL) симуляция, чтобы ускорить симуляцию обработки видеоданных с Simulink® путем добавления FPGA. Показанный процесс анализирует простую систему, которая увеличивает резкость ввода видео RGB на уровне 24 кадров в секунду.

FPGA использования в цикле (FIL) симуляция, чтобы ускорить часть системы связи. Приложение использует Алгоритм Viterbi, чтобы декодировать сверточный закодированный случайный поток, который является BPSK, модулируемым, отправленным через канал AWGN, и затем демодулируемым. Используя выборку выборкой подход приводит к скромному ускорению по нормальной симуляции Simulink® при использовании "Процесса, как Кадры" опция приводят к дальнейшему ускорению.

Проверьте проект HDL быстро и эффективно использование FPGA в цикле (FIL). Испытательный стенд синтезируется вместе с Проектом под тестом (DUT), результат загружается на плату FPGA, и тест запущен с FIL. Используя FIL для этого процесса включает скоростную генерацию и обработку тестового стимула, с результатами, возвращенными в Simulink для анализа. Этот пример показывает, как эти задачи выполняются для варианта использования обработки изображений.

Настройте FPGA в цикле (FIL) приложение с помощью HDL Verifier™. Приложение использует Simulink® и макетную плату FPGA, чтобы проверить реализацию HDL контроллера пропорциональной интегральной производной (PID). В этом примере Simulink генерирует желаемое положение двигателя и моделирует двигатель, которым управляет этот ПИД-регулятор.

Проверьте цифровой проект повышающего преобразователя, сгенерированный с Filter Design HDL Coder™ с помощью FPGA в симуляции цикла.

Отладьте сгенерированное Ядро IP HDL Coder использование функции Сбора данных FPGA HDL Verifier.

Полный рабочий процесс того, как сгенерировать компонент SystemVerilog DPI для буферного интерфейса FIFO, означал быть интегрированным с получателем UART. Интерфейс написан в MATLAB и экспортирован в симулятор HDL. Файлы SystemVerilog для получателя UART и его испытательного стенда также обеспечиваются.

Создайте поведенческий испытательный стенд с помощью генерации компонента SystemVerilog DPI-C. Этот испытательный стенд используется для верификации синтезируемого HDL-кода 64-QAM передатчика и получателя.

Сгенерируйте битные или логические векторные типы данных в интерфейсе SystemVerilog компонента DPI-C. Эта возможность полезна каждый раз, когда наличие точной ширины порта важно, чтобы интегрировать компонент DPI-C в вашем испытательном стенде.

Настройте сгенерированный код SystemVerilog в процессе Генерации Компонента SystemVerilog DPI.

Сгенерируйте нативные утверждения SystemVerilog от утверждений в модели Simulink. Эта возможность полезна каждый раз, когда вам нужно то же поведение утверждения в Simulink и в вашей тестовой среде HDL.

Демонстрирует, как протестировать систему управления проектора с помощью симуляции модели, и как сгенерировать компонент DPI для некоторых высокоуровневых требований диспетчера, которые заданы в блоке Test Sequence. Это позволит верификации требования, используемой для симуляции модели быть снова использованной в симуляторе HDL с минимальным усилием.

Используйте испытательный стенд SystemVerilog DPI для верификации HDL-кода, где большой набор данных требуется.