HDL Verifier™ автоматически генерирует испытательные стенды для верификации проекта VHDL® и Verilog®. Можно использовать MATLAB® или Simulink®, чтобы непосредственно стимулировать проект и затем анализировать его ответ с помощью HDL cosimulation или FPGA в цикле с Xilinx®, Intel® и платами Microsemi® FPGA. Этот подход избавляет от необходимости создавать автономные испытательные стенды Verilog или VHDL.
HDL Verifier также генерирует компоненты что повторное использование MATLAB и модели Simulink исходно в средствах моделирования от Cadence®, Mentor Graphics® и Synopsys®. Эти компоненты могут использоваться в качестве моделей средства проверки верификации или в качестве стимулов в более комплексных средах испытательного стенда, таких как те, которые используют Универсальную методологию верификации (UVM).
Изучите основы HDL Verifier
Cosimulation между симуляторами HDL и MATLAB и Simulink
Соедините плату FPGA с MATLAB и Simulink для верификации и отладки аппаратных проектов
Генерация компонентов интерфейса программирования на машинном языке (DPI) SystemVerilog
Сгенерируйте испытательные стенды, чтобы проверить HDL-код, сгенерированный с HDL Coder™
Генерация SystemC TLM виртуальные прототипы
Поддержка стороннего оборудования, такого как Xilinx, Intel и Микрополу платы FPGA
