Начало работы с HDL Verifier
HDL Verifier™ автоматически генерирует испытательные стенды для верификации проекта VHDL® и Verilog®. Можно использовать MATLAB® или Simulink®, чтобы непосредственно стимулировать проект и затем анализировать его ответ с помощью HDL cosimulation или FPGA в цикле с Xilinx®, Intel® и платами Microsemi® FPGA. Этот подход избавляет от необходимости создавать автономные испытательные стенды Verilog или VHDL.
HDL Verifier также генерирует компоненты что повторное использование MATLAB и модели Simulink исходно в средствах моделирования от Cadence®, Mentor Graphics® и Synopsys®. Эти компоненты могут использоваться в качестве моделей средства проверки верификации или в качестве стимулов в более комплексных средах испытательного стенда, таких как те, которые используют Универсальную методологию верификации (UVM).
Примеры
HDL Cosimulation
Проверьте модуль HDL с испытательным стендом MATLAB
Настройте и запустите ModelSim® и сеанс испытательного стенда MATLAB.
Проверьте модуль HDL с местом размещения Simulink Test
Шаги для подготовки сеанса HDL Verifier, который использует Simulink, чтобы проверить простую модель VHDL.
Импорт HDL-кода
Cosimulation Wizard для системного объекта MATLAB
Этот пример проводит вас по основным шагам для подготовки приложения HDL Verifier™ с помощью Cosimulation Wizard.
Проверьте повышенный проект фильтра косинуса Используя Simulink
Предоставляет инструкцию в использовании Cosimulation Wizard, чтобы создать модель Simulink для cosimulation
Генерация компонента TLM
Начало работы с генератором TLM
Этот пример показывает, как сконфигурировать модель Simulink®, чтобы сгенерировать компонент SystemC™/TLM с помощью цели tlmgenerator или для Simulink Coder или для Embedded Coder™.
FPGA в цикле (FIL)
Проверьте реализацию HDL ПИД-регулятора Используя FPGA в цикле
Этот пример показывает вам, как настроить FPGA в цикле (FIL) приложение с помощью HDL Verifier™.
Проверьте цифровой повышающий преобразователь Используя FPGA в цикле
Этот пример показывает вам, как проверить цифровой проект повышающего преобразователя, сгенерированный с Filter Design HDL Coder™ с помощью FPGA в симуляции цикла.
Проверьте Сгенерированный HDL-код с HDL Workflow Advisor (требует лицензии HDL Coder),
Выберите Test Bench for Generated HDL Code (HDL Coder)
Выберите сгенерированный испытательный стенд.
Сгенерируйте испытательный стенд и включите покрытие кода Используя HDL Workflow Advisor (HDL Coder)
Сгенерируйте испытательный стенд и покрытие кода для сгенерированного HDL-кода с помощью HDL Workflow Advisor.
Автоматизация верификации проекта
- HDL Cosimulation
Программное обеспечение HDL Verifier состоит из функций MATLAB, Система MATLAB object™, и библиотека блоков Simulink, все из которых устанавливают линии связи между симулятором HDL и MATLAB или Simulink.
- Верификация FPGA
HDL Verifier работает с Simulink или MATLAB и HDL Coder™ и поддерживаемой средой разработки FPGA, чтобы подготовить ваш автоматически сгенерированный HDL-код к реализации в FPGA.
- Генерация компонента TLM
HDL Verifier позволяет вам создать Модель уровня транзакций (TLM) SystemC, которая может быть выполнена в любой OSCI-совместимой среде TLM 2.0, включая коммерческую виртуальную платформу.
- Генерация компонента SystemVerilog DPI
HDL Verifier работает с Simulink Coder™ или MATLAB Coder, чтобы экспортировать подсистему как сгенерированный код C в компоненте SystemVerilog с Интерфейсом программирования на машинном языке (DPI).
