FIL поддерживает Ethernet, JTAG и связи PCI Express®. Сбор данных и MATLAB ведущее устройство AXI действуют только по связи JTAG. Некоторые платы FPGA поддерживают несколько методов связи, и некоторые платы поддерживают только один метод. Выберите инструкции по настройке на основе метода связи, который вы планируете использовать для симуляции FIL.
Когда возможно, используйте ведомую настройку. Запустить настройку пакета поддержки или изменить вашу установку:
На вкладке MATLAB® Home, в разделе Environment, выбирают Help> Check for Updates.
Для больше о ведомой настройке, смотрите Ведомую Настройку оборудования.
Убедитесь, что переключателем питания платы является OFF во время этих шагов настройки.
Убедитесь, что все перемычки на макетной плате FPGA находятся в положении заводской настройки.
Соедините провод мощности переменного тока с разъемом степени.
Включите кабель адаптера источника питания в макетную плату FPGA.
Соедините кабель JTAG с макетной платой FPGA и компьютером. Когда вы используете Ethernet для симуляции FIL, кабель JTAG все еще требуется, чтобы программировать FPGA.
Если вы планируете использовать соединение Ethernet для симуляции FIL, соединить перекрестный кабель Ethernet между макетной платой FPGA и адаптером Ethernet на вашем компьютере.
Включите выключатель питания на плате FPGA.
Убедитесь, что переключателем питания платы является OFF во время этих шагов настройки.
Выберите максимальное количество PCI Express (PCIe) маршруты, поддержанные платой. Обращаться к руководству пользователя для управления по деталям.
| Поддерживаемая плата | Setup PCI Express | Документация |
|---|---|---|
| Комплект разработчика DSP, Stratix® V Edition | Установите три переключателя (PCIE_PRSNT2nx1, x4, x8) в dip-переключателе SW6 к ON. Эта установка выбирает PCIe с 8 маршрутами (установка платы по умолчанию). | https://www.altera.com/products/boards_and_kits/dev-kits/altera/kit-stratix-v-dsp.html |
| Cyclone® V GT FPGA Development Kit | Установите два переключателя (PCIe_x1, x4) в dip-переключателе SW3 к ON. Эта установка выбирает PCIe с 4 маршрутами (установка платы по умолчанию). | https://www.altera.com/products/boards_and_kits/dev-kits/altera/kit-cyclone-v-gt.html |
| Kintex®-7 KC705 | Установите перемычку J32 так, чтобы это соединило контакты 5 и 6. Эта установка выбирает PCIe с 8 маршрутами (установка платы по умолчанию). | https://www.xilinx.com/products/boards-and-kits/ek-k7-kc705-g.html |
| Virtex®-7 VC707 | Установите перемычку J49 так, чтобы это соединило контакты 5 и 6. Эта установка выбирает PCIe с 8 маршрутами (не установка платы по умолчанию). | https://www.xilinx.com/products/boards-and-kits/ek-v7-vc707-g.html |
Выключите хост - компьютер.
Установите макетную плату FPGA в слоте PCI Express в хосте - компьютере.
Для плат Xilinx® включите внешний источник питания в сетевую розетку. Затем включите кабель адаптера источника питания в макетную плату FPGA.
Платы Altera® не используют внешний источник питания.
Соедините кабель JTAG с макетной платой FPGA и компьютером. Когда вы используете PCI Express для симуляции FIL, кабель JTAG все еще требуется, чтобы программировать FPGA.
Включите выключатель питания на плате FPGA.
Запустите хост - компьютер.
HDL Verifier™ принимает, что существует только один кабель загрузки, соединенный с хостом - компьютером, и что программное обеспечение для программирования FPGA может автоматически обнаружить эту связь. В противном случае используйте программное обеспечение для программирования FPGA, чтобы программировать ваш FPGA с правильными опциями.
Следуйте этим инструкциям, чтобы настроить Гигабитный сетевой адаптер Ethernet на вашем компьютере для симуляции FIL.
FIL по связи PCI Express поддерживается только для 64-битных операционных систем Windows®.
Установите драйверы PCI Express для своей платы с помощью инсталлятора пакета поддержки плат FPGA.
После того, как вы программируете свою макетную плату FPGA, перезапускаете ваш компьютер. Операционная система автоматически обнаруживает новую связь PCI Express. См. “Шаг 9: Интегрированный и Моделируют”> “Файл Программирования загрузки на FPGA”> “Связь PCI Express” при Генерации Блока с Генерацией Мастера или Системного объекта FIL с Мастером FIL.
