Преобразуйте основанные на кадре данные в демонстрационный поток для FPGA в цикле
LTE HDL Toolbox / Интерфейсы ввода-вывода
Блок FIL Frame To Samples выполняет то же преобразование кадра к выборке как блок Frame To Samples. Это возвращает выходные данные как векторы целого кадра выборок. Блок возвращает векторы управляющего сигнала той же ширины как выборочные данные. Эта оптимизация делает более эффективное использование из линии связи между платой FPGA и вашей симуляцией Simulink® при использовании FPGA в цикле (FIL). Чтобы запустить FPGA в цикле, у вас должна быть лицензия HDL Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашим проектом Simulink. Для проектов LTE HDL Toolbox™ блок FIL в той модели реплицирует передающий потоком выборку интерфейс, чтобы отправить одну выборку за один раз в FPGA. Можно изменить автоматически сгенерированную модель, чтобы использовать Кадр FIL Для Выборок и Выборок FIL, Чтобы Структурировать блоки, чтобы улучшить коммуникационную пропускную способность с платой FPGA путем передачи одного кадра за один раз. Поскольку, как изменить автоматически сгенерированную модель, смотрите FPGA в цикле.
Выборки FIL, чтобы структурировать | Структурируйте к выборкам
