LTE HDL Toolbox™ предоставляет блокам ту генерацию HDL-кода поддержки. Чтобы сгенерировать HDL-код из проектов, которые используют эти блоки, у вас должна быть лицензия HDL Coder. HDL Coder также позволяет вам сгенерировать скрипты и испытательные стенды для использования со сторонними симуляторами HDL.
Если у вас есть лицензия HDL Verifier, можно использовать FPGA в цикле (FIL) функция, чтобы моделировать проект HDL на плате FPGA. Блоки FIL обеспечивают улучшения эффективности для потоковой передачи данных через интерфейс между Simulink® и платой FPGA. HDL Verifier также позволяет cosimulate модель Simulink с проектом HDL, запускающимся в стороннем средстве моделирования.
Чтобы разработать, моделируйте, и проверьте практические системы радиосвязей на оборудовании, загрузите пакеты аппаратной поддержки, такие как Пакет Поддержки Communications Toolbox™ для Радио Xilinx® Zynq®-Based.
| FIL Frame To Samples | Преобразуйте основанные на кадре данные в демонстрационный поток для FPGA в цикле |
| FIL Samples To Frame | Преобразуйте демонстрационный поток от FPGA в цикле к основанным на кадре данным |
Найдите поддерживаемые блоки и интерфейс потоковой передачи реализации в HDL.
Сгенерируйте HDL-код от Подсистем Simulink.
Верификация проекта в реальном времени систем связи с FPGAs.
Моделируйте алгоритмы LTE на оборудовании
Моделируйте проекты LTE HDL Toolbox на Xilinx находящиеся в Zynq платы с помощью пакетов аппаратной поддержки.
