Задержитесь входной сигнал одним демонстрационным периодом, когда внешний Включают сигнал, верно
HDL Coder / Дискретный
Блок Unit Delay Enabled Synchronous задерживает входной сигнал u одним демонстрационным периодом, когда внешние Включают сигнал, верно. Когда Разрешать сигнал является ложным, и выходной сигнал состояния содержат предыдущее значение. Разрешать сигнал верен, когда E не является нулем и ложью, когда E является нулем.
Реализация блока Unit Delay Enabled Synchronous состоит из Синхронной Подсистемы, которая содержит блок Enabled Delay с Delay length одного и блок State Control в режиме Synchronous. Когда вы используете этот блок в своей модели и установили HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за поведения Synchronous блока State Control.
Блок не поддерживает векторные входные параметры на порте Enable.
Вы не можете использовать блок в Enabled Подсистеме, Инициированной Подсистеме или Восстановленных блоках Subsystem то использование семантика Classic. Подсистема должна использовать семантику Synchronous.
Госконтроль | Единичная задержка | Единичная задержка, восстановленная синхронный | Единичная задержка, Enabled восстановленный синхронный
