Simulink® Design Verifier™ может рассмотреть логические блоки как закорачивающий во время анализа, в зависимости от значения, которое вы устанавливаете для
Параметров модели CovLogicBlockShortCircuit Simulink Coverage™ (Simulink).
Если CovLogicBlockShortCircuit является 'on', логические блоки коротких схем Simulink Design Verifier во время анализа. В этом случае, когда один только предыдущий вход определяет блок вывод, анализ игнорирует любые остающиеся входные параметры блока. Например, если первый вход к блоку Logical Operator, параметр Operator которого задает AND, является ложным, анализ игнорирует значения других входных параметров.
Рассмотрите следующую модель в качестве примера с набором параметра Model coverage objectives к Condition Decision.
Когда Simulink Design Verifier анализирует эту модель для Decision Coverage Условия, анализ может только удовлетворить пять из шести целей для входных параметров блока Logical Operator. Программное обеспечение не может сгенерировать тест, когда третий вход к блоку Logical Operator является ложным. Если второй вход является ложным, третий вход является ложным, но программное обеспечение игнорирует третий вход из-за замыкания накоротко. Если второй вход верен, третий вход никогда не является ложным.
