Основной рабочий процесс для Simulink Design Verifier

Обзор основного рабочего процесса Simulink Design Verifier.

Сгенерируйте тесты для подсистемы

Анализируйте отдельную подсистему.

Анализируйте Stateflow атомарный подграфик

Анализ атомарного подграфика с помощью программного обеспечения Simulink Design Verifier.

Анализируйте модель

Анализ простой модели в качестве примера с Simulink Design Verifier.

Анализируйте большую модель

Описывает методы для анализа большой модели.

Анализируйте модели экспорта функций

Анализ экспорта функций модели при помощи Simulink Design Verifier

Приближения

Приближения Simulink Design Verifier выполняют прежде, чем начать его анализ.

Создание отчетов о приближениях через результаты валидации

Описывает, как Simulink Design Verifier сообщает о приближениях через результаты валидации.

Логические операции

Если вы имеете модель Simulink и с логическими и с арифметическими операциями, считаете анализ только логическими операциями.

Замыкание накоротко логических операций

Объясняет как логические блоки коротких схем Simulink Design Verifier.

Измененное условие и Decision Coverage в Simulink Design Verifier

Описывает различие между покрытием MCDC в Simulink Design Verifier и в Simulink Coverage™.

Блоки Model

Анализ блоков Model та ссылка внешние модели.

Блокируйте сокращение

Объясняет, как Simulink уменьшает блоки во время симуляции и как это влияет на анализ Simulink Design Verifier.

Встроенные параметры

Оптимизируйте модели Simulink путем преобразования настраиваемых параметров в постоянные значения.

Неличные данные

Программное обеспечение Simulink Design Verifier не поддерживает неличные данные (например, NaN и Inf) и связанные операции.

Большие модели

Обзор методов для анализа больших моделей.

Источники сложности модели

Описывает образцовые характеристики, которые могут усложнить анализ.

Подход снизу вверх к анализу модели

Объясняют преимущества анализа модели начиная с низкоуровневых элементов.